SU926650A1 - Устройство дл одновременного вычислени двух многочленов - Google Patents

Description

ведени  8.n-разр дных чисел в устройстве проделываетс  весь комплекс действий, св занный с получением е. п-разр дного произведени . На опе . ранды, вход щие в выражение (2), накладываютс  следующие ограничени  все они должны быть положительными числами, дес тична  точка должна быть фиксирована после последнего значащего разр да. (В случае выполнени  только суммировани  последовательности чисел дес тична  точка может быть фиксирована в любом мес те. Из-за возможности выполнени  сложени  последовательности чисел в дополнительных кодах операнды, под леж-ащие сложению, могут быть также и отрицательными числами). Наиболее близким к предлагаемому  вл етс  конвейерное устройство, содержащее Ч однотипных вычислител ных блоков ( 1 1,2,...,, где п - разр дность операндов , каждый из которых содержит регистр сомножител , регистр частичного результата , комбинационный сумматор-вычи татель, блок пам ти, первый, второй третий триггеры, причем в каждом вычислительном блоке тактовые входы первого, второго, третьего триггеров , регистра сошюжител  и регистр частичного результата объединены и подключены к тактовой шине устройства , выкод первого триггера подклю чен к управл ющему входу комбинационного сумматора-вычитател , четыре старших разр да которого соединены с адресным входом блока пам ти, выходы регистра сомножител  i-го вычислительного блока соответственно соединены с информационными входами регистра сомножител  {i+l)-ro вычислительного блока. Все операции в этом устройстве выполн ютс  над числами, представленными дополнительными кодами, т.е. операнды, вход щие в выражение ( 2), могут быть как положительными так и отрицательными. Дес тична  точка может быть фиксирована в любом месте. Выполнение арифметически операций в устройстве происходит в полуавтономном режиме вычислений начина  со старших разр дов, при этом достигаетс  глубина перекрыти  циклов работы блоков устройства при выполнении арифметических операций в один такт 4 . Однако очередна  пара операндов принимаетс  на входы устройства не на каждом такте, а через два такта на третьей после подачи предыдущей пары операндов арифметического выражени . Два промежуточных такта св заны с необходимостью преобразовани  промежуточного результата вычислени  арифметического выражени представленного в избыточной квазиканонической системе счислени  с цифрами l,0,i . Цель изобретени  - повышение быстродействи  устройства. Поставленна  цель достигаетс  тем, что в каждый i-и вычислительный блок дополнительно введен коммутатор , причем информационные входы коммутатора соответственно соединены с выходами регистра сомножител , первый управл ющий вход коммутатора соединен с выходом второго триггера, второй управл ющий вход коммутатора соединен с выходом третьего триггера , выходы регистра частичного результата соединены с соответствуюЕцими входами первой группы комбинационного сумматора-вычитател , четыре старших входа второй группы которого соединены с выходом старшего разр да коммутатора, (п+1)-ый младший вход второй группы комбинационного сумматора-вычитател  соответственно соединен с (п+1)-ми младшими разр дами коммутатора, третий по (п+3)-ий информационные входы регистра частичного результата (i+l)-ro вычислительного блока соответственно соединены с (п+1)-ми младшими разр дами комбинационного сумматора-вычитател  i-го вычислительного блока, а два старших информационных входа соответственно с первым и вторым выходами блока пам ти, четвертый, п тый и шестой выходы которого соответственно соединены с информационными входами первого, третьего и второго триггеров. На чертеже представлена структурна  схема двух первых вычислительных блоков устройства. Каждый вычислительный блок устройства содержит .{п+5)-разр дный регистр 1. i частичного результата, комбинационный сумматор-вычитатель 2.-i, коммутатор 3.i, (п+1)-разр дный регистр 4.1 сомножител , первый , второй и третий триггеры 5.i , 6.1, 7.1, блок 8.1 пам ти. В устройстве тактовые входы триггеров 5.1, 6.i, 7.i, регистра 4.i сомножител  и регистра l.i частичного результата объединены и подключены к тактовой шине устройства, выход триггера 5.i подключен к управл ющему входу комбинационного cyMNjaTQpa-вычитател  2.i , четыре старших разр да которого соединены с адресным входом блока -8.1 пам ти, выходы регистра 4. i сомножител  i-ro вычислительного блока соответственно соединены с информационными входами регистра 4.i сомножител  (i+i)-ro вычислительного блока, информационные входы коммутатора 3.i соответственно соединены с выходами регистра 4.i сомножител , первый управл ющий вход коммутатора 3.i соединен с выходом триггера 6.i , вт рой управл ющий вход коммутатора 3.1 соединен с выходом триггера 7.1 , выходы регистра 1. j частичного результата соединены с соответствую щими входами первой группы комбинационного сумматора-вычитател  2.-i, четыре старших входа второй группы которого соединены с выходом старшего разр да коммутатора 3., (п+1) ый младший вход второй группы комби йационного сумматора-вычитател  2. соответственно соединены с {п+1)-ми младшими разр дами коммутатора 3.i третий по (п+3)-ий информационные входы регистра 1.i частичного результата (i+l)-ro вычислительного блока соответственно соединены с (п+1 )-ми младшими разр дами комбинационного сумматора-вычитател  2.-i i-го блока, а два старших инфор мационных входа соответственно с первым и вторым выходами блока па м ти 8.1 , четвертый, п тый и шестой выходы которого соответственно соединены с информационными входами триггеров 5.1, 7.1 и 6.i . Комбинационный , сумматор-вычитатель 2.1 peдcтaвл eт собой параллельный комбинационный сумматор-вычитатель с частично групповым переносом. Он может быть реализован на микросхемах типа 1с155ИПЗ, совместно с микро схемами типа К155ИП4. Коммутатор 3.1 содержит (п+2)-ра р дную группу элементов 2И-ИЛИ. устройство работает следующим образом. Максимальна  производительность устройства при вычислении п-разр дных чисел будет в том случае, если устройство состоит из +2 блоков. Все блоки устройства однотипны за исключением последнего, который содержит только узлы 1.1, 8.1, при атом регистр частичного остатка 1 состоит только из четырех старших разр дов и выходы всех этих разр до должны быть соединены со входами блока 8.1 пам ти. Регистры l.i всех блоков, кроме первого, могут состо ть не из (п+5)-ти триггеров, а из (п+3)-х триггеров, при этом к первым входам двух младших разр дов сумматора-вычитател  2.i вместо выходов двух младших разр дов регистра 1.1 должен быть подведен логический нуль. Выполнение арифметических операций в устройстве происходит в двоич ной системе счислени , начина  со старших разр дов, с представлением промежуточных результатов внутри устройства избыточным квазиканоническим кодом с цифрами 2,1,0,1,2) При помощи устройства возможно одновременное вычисление Двух многочленов по схеме Горнера (2), либо одновременное вычисление двух других арифметических выражений, вытекающих из схемы Горнера. При этом по нечетным тактам на входы устройства принимаютс  операнды первой схемы Горнера , а по четным - второй. Рассмотрим работу устройства на примере вычислени  одной схемы Горнера . В первом такте на входы регистра частичного остатка i.l первого блока подаетс  код числа а, представленный дополнительным двоичным кодом , имеющим п ть знаковых разр дов (например, код 1111.ХХХ...XX в случае , если а 0), а на входы регистра сомножител  4.1 первого блока записываетс  код числа 0. После приема операндов указанными узлами пер ,вого блока содержимое регистра 1.1 поступает на входы сумматора-вычитател  2.1, а на другие входы этого сумматора-вычитател , в зависимости от содержимого триггеров 5.1 и 6.1, поступает число из регистра 4.1 либо поступает удвоенное содержимое регистра 4.1, либо содержимое регистра 4.1 на сумматор-вычитатель 2. Г-не передаетс  вовсе (в триггерах 5.i и 6.1 находитс  двоично-кодированна  цифра избыточного квазиканонического кода с цифрами 2,1,0,1,2} (cMi таблицу) представл юща  собой цифру промежуточного результата, причем в триггерах 5.i и 6.i находитс  абсолютна  величина цифры промежуточного результата, а ее знак содержитс  в триггере 7.i). Если триггер 5.1 находитс  в единице, а триггер 6.1 в нуле, то на сумматор-вычислитель 2.1 через коммута ор 3.1 передаетс  удвоенное содержимое регистра 4.1. Если триггер 5.1 находитс  в нуле, а триггер 6.1 в единице, то через коммутатор 3.1 на сумматор-вычитатель передаетс  содержимое регистра 4.1. Если оба эти триггера наход тс  в нуле, то содержимое регистра 4.1 не будет передано на сумматорвычитатель 2.1. При помощи сумматоравычитател  2.1 в зависимости от триггера 7.1 к содержимому регистра l.l прибавл етс  либо вычитаетс  из него содержимое регистра 4.1. Приэтом , если триггер 7.1 находитс  в нуле, что соответствует положительной цифре промежуточного результата (см. таблицу) , то осуществл етс  суммирование. Если триггер 7.1 находитс  в единице, что соответствует отрицательной цифре промежуточного результата, производитс  вычитание. Значени  старших четырех разр Дов сумматора-вычитател  2.1  вл ютс  адресом выборки дл  блока 8.1 пам ти. В зав1;1симости от адреса на вьоходах блока пам ти, в соответстви с таблицей, по вл етс  код первой старшей цифры промежуточного резуль тата, представленного избыточным кв зиканоническим кодом с цифрами l,2,0,i,2i, а также значение остат ка, представл ющее собой значение двух старших разр дов первого частичного остатка от делени  промежуточного результата на 4. Таким обра зом, перевод промежуточного результата в избыточный код происходит в результате делени  промежуточного результата на 4 по схеме с восстановлением остатка. Так как число А в выбранной избыточной системе с ис Ленин можно, записывать как д-.Од ( в случае если А - дробь), то дл  восстановлени  остатка необходимо произвести его сдвиг на два разр да влево, что и осуществл етс  приемом на следующем такте содержимого первого и второго выходов блока 8.1 пам ти и содержимого (п+1) младших разр дов сумматора-вычитател  2.1 на регистр 1.2. На втором такте вместе с приемом регистром 1.2 первого частичного ос татка на регистр 4.2 передаетс  содержимое регистра 4.1. Через некоторое врем , в результате аналогичных описанных ниже преобразований, на третьем, четвертом и п том выходах блока 8.2 пам ти по вл етс  код второй старшей цифры промежуточного результата.. На третьем такте содержимое регистра 4.2 передаетс  на регистр 4,3, а на регистр 1.3 записываетс  второй частичный остаток. В этом такте на триггеры 5.1, 6.1 и 7.1 принимаетс  втора  старша  цифра промежуточного результата. Перва  старша  цифра дл  формировани  ново го промежуточного результата не используетс  и позтому никуда не записываетс . Она может быть использов на дл  фиксации переполнени  ра р дной сетки. На этом же такте в регистры 1.1 и .4.1 принимаютс  соот ветственно, числа b и X выражени  (2), представленные дополнительными двоичными кодами, причем код числа Ь должен содержать п ть знаковых . разр дов. В дальнейшем описанные преобразовани  псзвтор ютс  дл  каждого из блоков устройс- ва в течение 2k тактов и, таким образом, на (2k+l)-oM такте на входные узлы первого блока принимаютс  два последние операнда вычисл емой схемы Горнера. Дл  формировани  результата вы- числени  полинома на (2k+3)-eM такте на регистр 1.1. необходимо подать код О, а на регистр 4.1 записать код 0.000.. .01. .В этом же такте на триггеры 5.1, 6,1 и 7.1 принимаетс  код старшей цифры конечного результата. На каждом следs OIцeм такте содержимое регистра 4.1 передаетс  в регистр 4.(i+l) и, в зависимости от содержимого триггеров 5.1, 6.1 и 7.1, складывае,тс  или вычитаетс  с содержимым регистров l.i. На ()-eM такте на выходах, св занных с сумматором-вычитателем (+1)-го блока устройства , оказываютс  п ть знаковых и п старших разр дов округленного результата , переведенного в результате описанной операции из квазиканонического избыточного кода в дополнительный двоичный код. На следующем нечетном такте, после подачи такта считывани  результата , на входы устройства можно подавать операнды новой схемы Горнера. В то Же: врем  по четным тактам в устройстве может происходить вычисление другой схемы Горнера. Следовательно , основное преимущество конвейерного метода обработки информации , заключающеес  в эффективном использовании аппаратуры многорегистровых устройств, в данном случае сохран етс . Таким образом, нар ду с существенным увеличением быстродействи  при вычислении одного и того же арифметичес ого выражени  типа схемы Горнера за (2k+|+3) такта при помощи предлагаемого устройства по сравнению с {3k+n+6) тактами при помощи известного также имеет место и снижение аппаратурных затрат, а именно, предлагаемое устройство должно состо ть из (+2)-х блоков, в то врем  как известное из (п+5) блоков, при приблизительно одинаковой сложности блоков. Следует также отметить, что из-за возможности одновременного вычислени  двух схем Горнера фактическое быстродействие устройства следует (считать равным () тактам . Выполнение арифметических операций в предлагаемом устройстве обеспечиваетс  имеющимис  жесткими св з ми между узлами устройства и не требует дополнительно никакого управлени , кроме йодачи синхронизирующих импульсов. Выполнение требуемой арифметической операции над операндами обеспечиваетс  путем подачи этих операндов на соответствующие входы устройства, что обеспечиваетс  внешними по отношению к

устройству аппаратными средствами. Таким образом, предлагаемое устройство предназначено в основном дл 

использовани  его в вычислительных системах в качестве специализированного арифметического блока.

Claims (4)

1.Патент ФРГ № 2034841, кл. G 06 F 7/38, опублик. 1974.

2.Патент США 3535502, кл. G 06 F 7/385, опублик. 1976.

3.Авторское свидетельство СССР № 479111, кл. G 06 F 7/52, 1973.

4.Авторское свидетельство СССР № 662935, кл. G 06 F 7/38, 1976 (прототип).