SU522497A1 - Арифметическое устройство - Google Patents

Description

гистра соединены с входами первого сдвигагел  и входами второго сдвигател , выход которого

соединен с входами второго буферного ре гистра , выходы первого и второго буферных регистров соединены соответственно с входами второго и первого входных регистров, регистра результата и узлов управлени  сое динены через коммутатор с входами сумматора , регистры суммы и переносов соединены соответственно с входами первого и второго буферных регистров и первой и второй схем анализа нул , выходы которых соеди нены с входами узла управлени  делением, выходы первого буферного регистра соединены также с входами третьего сдвигател , выходы которого подключены к входам первого входного регистра, и с первыми входами узла логических операций, другие входы которого соединены с входами второго бу ферного регистра, а выходы подключены к входам первого входного регистра, при этом входы дешифраторов нулевых тетрад соеди. нены с выходами второго входного регистра , а выходы - с входами узла управлени  умножением,

На чертеже изображена блок-схема пред лагаемого устройства.

Арифметическое устройство состоит из двух входных регистров 1 и 2, слузкащих дл  приема операнДб двух буферных регис ров 3 и 4, на которые подаютс  операнды, подготовленные дл  сложени  (сдвинутые влево или вправо, инвертированные, обнулен ные целиком или частично и т. д.), cyMMaTO pa 5, которьй складывает три слагаемых, а затем полученные полусуммы и переносы складьшает второй раз и вторичные полусуммы и переносы запоминает на регистре 6 сумм и регистре 7 переносов; схемы 8 приведени  переносов и регистра 9 результата.

К регистру 1 подключены выходы сдвигател  10 (влево 4, влево 8 и пр мой код без сдвига), св занных с регистром 3; вьь ходы схем 11 И и ИСКЛЮЧАЮЩЕЕ ИЛИ, св занных с регистрами 3 и 4| выход восьмиразр дного дополнительного регистра 12 с выходов которого имеетс  возможность записать информацию в любую часть регистра 1. Кроме того, регистр 1 св зан по входу с регистром 9 результата и с входами пам ть и дес тична  арифметика арифметического устройства.

Таким образом, регистр 1 служит не только дл  приема первого операнда, но и дл  записи в пам ть результата операций двоичного и дес тичного арифметического и логического устройств.

Регистр 2 также св зан с входами пам ть устройства дл  приема второго one ранда; с восьмиразр дными дополнительным регистром 13, информацию с которого записать в любую часть регистра 2.

К регистру 3 подключены выходы сдвигател  14 (вправо 1, вправо 4, вправо 8, пр мой и обратный код без сдвига, влево 1) св занных с регистром 1, а также цепь сдвига влево 1, св занна  с регистром 6.

К регистру 4 подключены выходы сдви гател  IS (влево 2, влево 2 обратным кодом и влево 3), св занных с регистром 1; вькоды сдвиговых цепей 16 (вправо 1, пр мой и обратный код без сдвига), св занных с регистром 2, а также цепь сдвига влево 2, св занна  с регистром 7.

Кроме того, регистр 2 св зан по входу с регистром 3, а регистр 1 с регистра - ми 4 и 9.

Третий вход о гмматора S подключен к выходу схемы 17 выборки третьего слагаемого , входы которой св заны с регистром 9 цеп ми пр мого и обратного кода и впра во 4.

При работе с плавающей зап той пор д ки операнд из блока центрального управле ни  через входы пам ть поступают на восьмиразр дные регистры пор дков 18 и 19, выходы которых соединены с входами сумматора 20 пор дков, сумма (разность) запоминаетс  на регистре 21 суммы пор дков . Выходы регистра 21 соединены со счетчиком 22 сдвига, где осуществл етс  корректировка в зависимости от нормализации результата.

Скорректированньй пор док результата поступает на регистр 12, с которого передаетс  в восемь старших разр дов регистра 1.

К регистру 2 подключена схема 23 анализа множител  и схема 24 нулевых тетрад выходы которых св заны со схемой 25 управлени  выполнением операции умножени . К регистру 6 подключена перва  схема 26 анализа на нуль, к регистру 7 - втора  схема 27 анализа на нуль, выходы которых св заны со схемой 28 управлени  выпол нением операции делени .

Выходы счетчика 22 подключены также к схеме 29 управлени  операци ми сложени , сдвига и логическими операци ми.

Выходы схем управлени  25, 28 и 29 подключены к регистрам 1-4 и управл ют их работой.

Устройство работает следующим образом

При сложении (вы итании) с фиксированной зап той операнды поступают на вход ные регистры 1 и 2, Первый операнд по даетс  на регистр 3 пр мым кодом, вто рой - на регистр 4 пр мым кодом при еложении , статным гфи вычитании. При вычита нии 1фи6авл етс  единица в младший раз р д сумматора 5 дл  получени  дополнитель ного кода. На схеме 8 щэонсходит приведение переносов и окончательный результат запоминаетс  на регистре 9, а затем передаетс  на регистр 1 дл  записи в пам ть. Цри сложении (вычитании) с плаваюшей зап той Щ)оизводитс  вьфавштание пор д ков по результату вычитани   х на сумматоре 2О. Сдвиги вправо и влево хфедус рены между регистрами 1 и 3, поэтому ког да требуетс  сдвигать второй операнд, 1фоизводитс  замена оп андов и первый ока зываетс  на регистре 2, а второй - на регистре 1. Сдвиги операнда с мень - шим пор дком происход т до тех пор, пока счетчик 22 сдвигов, куда поступила раз ность пор дке с регистра 21, не обнулитчс . После сложени  мантисса результата нормализуетс  сдвигами влево между регистрами 1 и 3, а в счетчике 22 кооректи руетс  результата. Операци  заканчиваетс  передачей пор дка со счетчика 22 на дополнительный регистр 12, с котсрого он заноситс  в старшие восемь разр дов ре гистра 1, где уже в остальных разр дах помещена мантисса результата. Операции сдвиг влево и сдвиг вправо осуществл ютс  над первым операндом. Количество разр дов, на которое требуетс  сдвинуть операнд, заноситс  в счет чик 22 сдвигов. Между регистрами 1 и 3 имеетс  набор сдвигателей 10 и i4, поаво ЛЯЮБ1ИХ осуществл ть передачи информации со сдвигом BijpaBo или влево на 8,4 и 1 раар д. Такой набср сдвиговых цепей позвол ет  равнительно быстро сдвинуть операнд на любое количество разр дов. Напримет в том случае, когда требуетс  сдвинуть первый операнд на 47 разр дов, сначала щэоисходит 5 сдвигов по 8 разрзшов, что занимает 5 тактов, потом один сдвиг вга 4 раэр да , что занимает 1 такт и три сдвига на 1 разр д, что занимает 3 такта. Таким образом , на 9 такт(ж происходит сдвиг операнда на число 47. В процессе сдвигов из счетчика 22 вычитаютс  сначала 8, потом 4, потом 1, и сдвиги гфекращаютс  при пол ном обнулении счетчика сдвигов 22. Логические операции И и ИСКЛЮЧАЮ ШЕЕ ИЛИ вьшопн ютс  на регистре 1. Дл  этого операнд перепнсьюаетс  в регистре 3, второй - в регистр 4; схема ртравлеш1  29 вьфабатывает сигнал разрешени  на схему 11 и в регистр 1 заноситс  результат операции. При логической опета ции ИЛИ на регистр 1 подаютс  оба операнда одновременно с регистров 3 и 4. В этом случае триггеры регистра 1 реагируют на дизъЮ1ш;пию двух передач. Умножение осуществл етс  младшими разр дами вперед, одновременно на 4 разр да без анализа п того, с запоминанием переноса из младшей тетрады множител . Кратные множимого поступают на регистры 3 и 4 согласно табл. 1 Таблина 1.

8 Продолжение таблицы 1

Перенос в следующую тетраду задает шестнадцатихратное множимое. Дл  подачи множимого согласно таблице предусмотрен сдвигатель 14с регистра 1 на регистр 3 пр мым кодом (1), обратны л кодом (-1) и со сдвигом влево на paspsm (2), а такхче сдвигатель 15с регистра 1 на регистр 4 со сдвигом влево на 2 разр да пр мым кодом (4), обратным кодом {-4) и влево на 3 (8), После передачи кратных множимого на регистры 3 и 4 1фоисходит их сложение на сумматоре 5 с частичным произведением, полученным на регистре 9 и сдвинутым вправо на 4 разр да. Одновременно схема 23 анализирует следую щую тетраду множител , а схемы управле ни  25 вырабатьшает сигнал разрешени  пе редачи следующих кратных множимого на регистры 3 и 4. Во врем  приведени  переносов на схеме 8 на регистры 3 и 4 поступают еле дующие кратные множимого, чтобы в после дующем полутакте сложитьс  с частичнык произведением, сдвинутым на 4 разр да вправо. Таким образом, организуетс  итераци  умножени  как с плавающей, так и с фиксированной зап той. При умножении с плавающей зап той про изводитс  нормализаци  множимого. Нормализаци  множител  не производитс , так как схема 24 нулевых тетрад уменьшает количество итераций на число этих нулевых тетрад в схеме управлени  25 с соответствую щей коррекцией пор дка произведени , что сокращает врем  вьшо нени  умножени  с плавающей зап той. В устройстве использован метод делени  в двухр дном коде с применением модифи - шфованного кода без восстановлени  остатка . Перед началом итераций делени  производитс  пробное вычитание, дл  чего делимое с регистра 1 передаетс  на регистр 3 пр мым кодом без сдвига, а делитель - с регистра 2 на регисф 4 со сдвигом вправо на 1 разр д, а также нормализаци  операнд , причем при делении с фиксированной зап той нормализуетс  сначала делитель, потом делимое; при делении с плавающей зап той наоборот. Далее делитель с ре гистра 2 передаетс  через регисары 4 и 7 в регистр 9, а делимое -. снова с регистра 1 на регис-тр 3. Производитс  вычитание делител  из делимого на сумматоре 5, дл  чего делитель с регистра 9 обратным ко - дом подаетс  на сумматор 5. Остаток за- пксываетс  в виде сумм и переносов на р эгистрах 6 и 7. Он удваиваетс  путем передачи с регистра 6 на регистр 3 со сдвигом влево на 1 разр д, а с регистра 7-на ре гистр 4 со сдвигом влево на 2 разр да, т. к. здесь передаютс  переносы. В завискмости от знака осч-атка  роисходит сложе ние или вычитание делител  из удвоенного остатка в двухр дном коде на сз мматоре 5. Кроме TorOs, в заъкскмости от знака остатка формируетс  цифра, частного как положительной , так и отрицатеггьной сост авл ющей в схеме угфавлени  29.

Цифры частного занисьтаютс  в допол нительные регистры 12 и 13, и после того как накопитс  8 гшфр частного в каждом из них, они переписываютс  в регистры 1 и 2, Таким образом, в конце операции по - лучаютс  две составл ющие частного: положительна  на регистре 1 и отрицательна  на регистре 2. Сложением этих составл ющих на сук-гматоре 5 и схеме 8 приведени 

При дев той комбинации производитс  только сдвиг остатка без сложени  или вычитани  и в регистры 12 и 13 записывают- с  нули.

Операции перевода из двоичной системы в дес тичную и обратно осуществл ютс  следующим образом. При переводе в двоичную систему второй операнд поступает на регисхр 2 в двоичгю-дес тичном коде в виде дес ти ЦИФР и знака, занимающего четыре младших разр да регистра 2, Старша  тдифра черев регистр 12 передаетс  с регистра 2 на регистр 1 и умножаетс  на дес ть путем передачи со сдвигом влево на 1 разр д через сдвигатель 14 на регистр 3 и со сдвигом влево на 3 разр да через сдвигатель 15 на ретистр 4 к сложени  на cyTviMaTope 5 и схеме 8 приведени  переносов с запо- минанием результата на регистре 9.

Полученньй результат с регистра 9 передаетс  на сумматор 5 пр мым кодом че рез схему 17 и складываетс  со второй дес тичной цифрой, сзаблаговремеино подан -

переносов получают окончательный результат делени  в однор дном коде на регистре 9.

Дл  ощ5еделени  в каждой итерации знака остатка в схеме управлени  28 осуществл етс  сложение четьфех старших разр  дов с полным хфиведением переносов и по результату его охредел ют знак остатка по табл. 2.

Таблица 2

ной на регистр 4. Сумма, полученна  н. регистре 9, передаетс  на регистр 1 и ножаетс  на дес ть и к полученному -jeayabтату прибавгшетс  треть  дес тична  цифр.   т. д. Таким образом, образуетс  нтерашл перевода. Очевидно, что их будет 9, на единицу меньше заданного числа дес тичных цифр. В этой операции участвуют только старшие 32 разр да всех регистров и сум матора и результат операции постепенно расшир етс  влево, пока после последней итерации не займет 32 старших разр да регистра 1.

Если исходное дес тичное число было отрицательньт-, результат инвертируетс  и пропускаетс  через сумматор 5, регистры 6 и 7, схему 8 с прибавлением единицы, выдаваемой регистром 18.

Окончательный результат в дополнительном коде с регистра 9 передаетс  на ре 1истр 1 дл  последующей записи в пам ть.

При переводе в дес тичную систему первый операнд, который необходимо перевести

в двоично-дес тичный код, гршшмаетс  из пам ти в старшие 32 регистра 1. В младшие 32 регистфа 2 последовательно по 8 разр дов заноситс  константа масштабвровани , равна  461168602OOOllOllOlllllOOllOlllllllOllOl Далее хфоисходит умножение первого one - ранда на константу как числа с фиксированной зап той. Полученное щ оизведение обрезаетс  до 4О ра  дс з и кс ректирует с  путем прибавлени  единицы в 39 Осорректированное масштабированное гфоизведение предаетс  с регистра 9 на регистр 1, откуда начинаетс  его умножение на дес ть . После каждого умножени  на дес ть в четьфех старших р азр дах регистра 9 получаетс  одна дес тична  цифра.Очевидно, что умножени  на дес ть будет дес ть - но числу ии(|р в максимально боль шом числе, котсрое можно представить 32- разр дным числом со знаком.

Дес тичные 1ш4ры накапливаютс  по две на регистре 13 и потом передаютс  на регистр 2. Затем кодируетс  знак: плюо-11О или 1О1О, минус - 1О11 или 1101 или 1110 или 1111 и запзюываетсн четыре младших разр да регистра 2. Операци  заканчиваетс  п едачей результата с регист- оа 2 через регистр 4 на регистр 1 дл  записи его в пам ть.

Claims (1)

1. Формула изобретени 

   Арифметическое устройство, содержащее два входных регистра, входы которых соединены с входами пам ть и дес тична  арифметика устройства, а выходы пр мо го и офатного кодов этих регистров соединены соответственно с входами пр мого и офатного кодов первого и коммутаторов , выходы которых подключены к входам нового и второго регистров соответственно, выходы буферных регистров соединены с входами сумматора, выходы суммы и переносов которого соединены соответственно с входами регистров суммы и переносов, причем выходы этих регистров соединены схему щ иведени  переносов с входами регистра результата, выхо -

   ды которого соединены с входами первого входного регистра, сдвигатепи, схемы анализа на нуль, деихи раторы нулевых тетрад, узел логических операций, узлы уцравлени  делением, умножением, общими операци ми, выходы которых соединены с утфавл кицими входами входных и буферных регистров, регистры пор дков, входы котсрых соединены с входами пам ть устройства, а выходы - с сумматором пор дков, выход котсчрого соединен с регистром разности пор дков, а ъкход этого рет истра подключен к входам счечика , отличающа с  тем, гго, с целью уменьшени  количества оборудовани устройства, в него введены первый дополнительный регистр, первые входы котсрого соединены с выходами счетчика, подключевгными также к входам узла ут равлени  об шими операгш ми, выходы которого подключены ко вторым входам первого и к входам второго дополнительного регистра, выходы первого и второго дополнительных регистров соединены с входами первого и второго вхоных регистров соответственно, выходы первого исходного регистра соединены с входами нового сдвигател  и входами сдвигателЯа вьсюд которого соединен с входами буферног-о регистра, выходы первого и второго буферных регистров соединены соответственно с входами второго и первого входных регистров, регистра результата и узлов управлени  соединены через коммутатор со входами сумматора, регистры сул1мы и переносов соединены соответственно с входами первого и втсфого регистров и первой и второй схем анализа нул , выходы которой соединены с входами узла управлени  делением, выходы первого регистра соединены также с входами третьего сдвигател , выходы котсрого подключены к входам входного регистра, и с первыми входами узла логических операций, щэугие входы котсфого соединены с входами второго регистра, а выходы подключены к входам первого входного регистра, гфи этом входы деши4раторов нулевых тетрад соединены с выходами второго входного регистра, а выходы ™ с входами узла управлени  умножением .