SU1290315A1 - Арифметическое устройство в системе остаточных классов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть, использовано в цифровых вычислительных системах, работающих в q-ичных системах счислени , в качестве разр дного процессора. Цель изобретени  - расширение функциональных возможностей за счет вьтолнени  обратного вычитани  и сложени  содержимого с единицей. Поставленна  цель достигаетс  тем, что арифметическое устройство, содержащее входной и выходной регистры, блоки сложени  и умножени  по рабочему и дополнительному диапазонам СОК, два коммутатора , два преобразовател , схему сравнени , содержит дополнительно п ть коммутаторов, блок микропрограммного управлени , регистры операндов и соответствующие св зи. Это позвол ет расширить область применени  и функциональные возможности и сохранить высокое быстродействие . 7 ил. i (Л 1С со со ел

Description

112

Изобретение относитс  к вычислительной технике и может быть использовано в качестве одного из q-иЧных разр дов многоразр дного позиционного арифметического устройства быстро действующих вычислительных машин. Цель изобретени  - расширение функциональных возможностей за счет выполнени  обратного вычитани  и сложени  содержимого сумматора с единицей.

На фиг. 1 представлена схема арифметического устройства в системе остаточных классов; на фиг. 2 - алгоритм операции сложений содержимого сумматора с единицей; на фиг. 3 - алгоритм операции занесени  операнда; на фиг. 4 - алгоритм операции умножени ; на фиг. 5 - алгоритм операции сложени ; на фиг. 6 - алгоритм операции вычитани ; на фиг. 7 - алгоритм операции обратного вычитани  .

I

Арифметическое устройство в системе остаточных классов содержит вход- ной регистр 1, преобразователь 2 числа из оснований рабочего диапазона В основани  дополнительного диапазона , регистры 3-11 операнда,блоки 12 и 13 умножени , коммутаторы 14-17, блоки 18 и 19 сложени , преобразователь 20 числа из оснований дополнительного диапазона В основани  рабочего диапазона, схему 21 сравнени  с константой, выходной ре- гистр 22, блок 23 микропрограммного управлени , коммутаторы 24-26,информационный вход 27 устройства , входы 28-34 Занесение операнда, Умножение , Сложение, Вычитание, Об- ратное вычитание, Сложение содержимого сумматора с единицей и Исходное состо ние устройства,вход 35 логической 1 устройства, выходы 36, 37 результата и переноса уст- ройства, выходы 38-63 блока 23 микропрограммного управлени .

В основу работы положено следующее .

Пусть исходные числа А и В пред- ставлены по основани м рабочего диР . СОК.

апазона q f j |

i i

Произведение максимальных чисел из данного диапазона требует квадратичного диапазона дл  представлени . Введем основани  дополнительного диапазона СОК так, что

Q П.р. х -1.

(1)

Расширенный диапазон -Q достаточен дл  представлени  произведени .

Запишем произведение чисел А и Б в виде

ot,q + q

(2)

где с, и oLg - старша  и младша 

цифры произведени , соответственно.

Причем остатки произведени  по основани м .рабочего диапазона представл ют младшую цифру dg

Старша  цифра произведени  получаетс  следующим образом:

с.,-((А.В) -(А.В)))

где (Ох - операции по модулю X.

Сумма максимальных чисел требует дл  своего представлени  двойного диапазона. Однако введенный дополнительный диапазон полностью или частично совместно с рабочим диапазоном может быть использован дл  представлени  суммы, которую можно записывать в виде:

А + В V q + oL q%

(4)

где V - сигнал переноса;

Ы - результат операции сложени  по основани м рабочего диапазона.

V ((А+ В)- ((А+ В),))р

На регистр 1 поступают q-ичные операнды, каждый q-ичньй разр д представлен кодом СОК по рабочим основани м системы. Входной регистр 1 представл ет .собой совокупность из п самосто тельных подрегистров по рабочим основани м СОК.

На выходах преобразовател  2 получаетс  операнд X в виде кода дополнени  до Р Q по основани м рабочего диапазона Х,р PQ - х (первый выход), в виде дополнени  XQ У Q - X по основани м дополнительного диапазона (третий выход) и в виде XQ (XJ,)Q , т.е. расширени  операнда X на основани  дополнительного диапазона (второй выход).

Первый блок 12 умножени  предназначен дл  перемножени  пр мых кодов операндов А и В по основани м рабочего диапазона.

Второй блок 13 умножени  предназначен дл  перемножени  пр мых кодов А и В по основани м дополнительного диапазона.

Первьш и второй блоки 18 и 19 сложени  предназначены дл  сложени  кодов операндов А и В по основани м рабочего и дополнительного диапазонов СОК соответственно и состо т из отдельных сумматоров по соответствующим основани м СОК.

Схема 21 сравнени  с константой представл ет собой элемент И, который формирует сигнал переноса при сложении, вычитании, обратном вычитании и сложении сумматора с единицей , если на его входы поступает комбинаци  (1,1) с выхода второго блока 19 сложени  по основани м дополнительного диапазона (можно даже по одному из них) и разрешающий сигнал с выхода блока 23 микропрограммного управлен 1 .

Блок 23 микропрограммного управлени  имеет стандартную структуру, его кодировка выполн етс  согласно алгоритмам фиг. 2-7.

Преобразователи 2 и 20 реализуютс  аналогично прототипу.

Арифметическое устройство в системе остаточных классов предназначено дл  выполнени  следующих операций над q-ичными числами: занесение операнда из пам ти в устройство (Чт.), умножение (Умн.), сложение (Сл.), вычитание (Выч.), обратное вычитание (ОБ), сложение содержимого сумматора с единицей (-«-1).

I, Занесение (Чт.) (см.фиг. 3).

1.В первом такте по управл ющему сигналу 38 операнд с входа 27 заноситс  во входной регистр 1.

2.Во втором такте по управл ющим сигналам 39, 42, 63 производитс  расширение операнда в преобразователе

,2 и запись пр мого и дополнительного кодов его по основани м СОК рабочего , и дополнительного диапазонов В регистры 3, 4, 5 и 7.

2. В третьем такте по управл ющему сигналу 61 производитс  перепись содержимого регистра 5 в регистр 6.

II. Умножение (Умн.) (см. фиг. 4)

1.В первом такте по управл ющему сигналу 38 второй операнд с входа

27 заноситс  во входной регистр 1.

2.Во втором такте по управл ющим с сигналам 39 и 43 в преобразователе

2происходит расширение второго операнда на основани  дополнительного диапазона, вз тие дополнени  и запись по основани м рабочего диапазона в

O регистр 8, пр мого кода по основами- .  м дополнительного диапазона в регистр 9, дополнительного кода по основани м дополнительного диапазона в регистр 10.

5 3. В третьем такте по управл ющему сигналу 44 на первом блоке 12 умножени  производитс  перемножение пр мых кодов операндов с регистров

3и 1 по основани м рабочего диапа- 0 зона и запись младшего разр да произведени  в выходной регистр 22.

4. В четвертом такте по управл - ющим сигналам 40 и 42 производитс  перепись содержимого блока 12 в ре5 гистр 3, расширение на основани  дополнительного диапазона, вз тие дополнени  в преобразователе 2 и занесение полученных результатов в регистры 4, 5 и 7.

0 5. Б п том такте по управл ющему сигналу 45 ка втором блоке 13 умножени  перемножаютс  пр мые коды операндов по основани м дополнительного диапазона с регистров 6 и 9.

2 6. В шестом такте по управл ющим сигналам 47,52, 61 и 62 на втором блоке 19 сложени  производитс  сложение величин с блока 13 и регистра 7, перепись величины с регистра 5

0 в регистр 6 и передача с регистра 22 на выход 36.

7.В седьмом такте по управл ющему сигналу 58 содержимое преобразовател  20 переписываетс  в выходной

S регистр 22, в результате которого в регистре 22 оказываетс  старший разр д произведени .

8.Б восьмом такте содержимое регистра 22 с помощью управл ющего

0 сигнала 62 передаетс  на выход 36. III, Сложение (Сл) (см. фиг. 5). 1. В первом такте по управл ющему сигналу 38 второй операнд с общей шины заноситс  во входной регистр .1, 5 2. Во втором такте по управл ющим сигналам 39 и 43 в преобразователе 2 происходит расширение второго операнда на основани  дополнительного диапазона, вз тие дополнени  и запись полученных величин соответственно в регистры 8, 9 и 10.

3.В третьем такте по управл ющим сигналам 46,50, 53 и 54 в первом и втором блоках 18 и 19 сложе- ни  производитс  сложение пр мых кодов операндов по основани м рабочего и дополнительного диапазонов с регистров 3, 1, 6, 9.

4.В четвертом такте содержимое блока 18 по управл ющему сигналу 48 переписываетс  в регистр 22.

5.В п том такте по управл ющим сигналам 41, 42, 62 производитс  перепись содержимого блока 18 в ре- гистр 3, расширение на основани  дополнительного диапазона, вз тие дополнени  в преобразователе 2 и передача на выход 36 содержимого регистра 22, а также запись значе- НИИ с преобразовател  2 в регистры

i 5 и 7 операнда.

6.В шестом такте по управл ющим сигналам 59 и 61 содержимое блока

19 переписываетс  в регистр 11j а содержимое регистра 5 переписываетс  в регистр 6.

7.В седьмом такте по управл ющим сигналам 47 и.57 в блоке 19 производитс  сложение содержимого регистров 11 и 7.

8.В восьмом такте по управл ющему сигналу 49 на вькод 37 переноса со схемы 21 вьщаетс  сигнал переноса .

IV. Вычитание (Выч.) (см. фиг.. 6

1.В первом такте по управл ющему сигналу 38 второй операнд с входа 27 заноситс  во входной регистр 1

2.Во втором такте по управл ю- щим сигналам 39, 43 в преобразователе 2 происходит расширение второго операнда на основани  дополнительно

го диапазона, вз тие дополнени  и запись результатов в регистры 8, 9 и 10.

3.В третьем такте по управл ющи сигналам 46, 50, 55 и 56 в первом

18 и втором 19 блоках сложени  производитс  сложение кбдов по основа- ни м рабочего и дополнительного диапазонов с регистров 3, 8, 6, 10.

4.В четвертом такте содержимое блока 18 по управл ющему сигналу 48 переписываетс  в регистр 22.

5.В п том такте по управл ющим сигналам 41, 42 и 62 производитс  перепись содержимого блока 18 в регистр 3, расширение на основани 

дополнительного диапазона, вз тие дополнени  в преобразователе 2, передача на выход 36 содержимого регистра 22, а также занесение из преобразовател  2 результатов в регистры 4, 5 и 7.

6.В шестом такте по управл ющим сигналам 59 и 61 содержимое блока 19 переписываетс  в регистр 11, а содержимое регистра 5 переписываетс  в регистр 6.

7.В седьмом такте по управл ющим сигналам 47 и 57 в блоке 19 производитс  сложение содержимого регистров 11 и 7 .

8.В восьмом такте по управл ющему сигналу 49 на выход 37 переноса со схемы 21 выдаетс  сигнал переноса .

V.Обратное вычитание (ОВ) (см. фиг. 7).

1.В первом такте по управл ющему сигналу 38 второй операнд с входа

27 заноситс  во входной регистр 1.

2.Во втором такте по управл ющим сигналам 39,- 43 в преобразователе

2 происходит расширение второго операнда на основани  дополнительного диапазона, вз тие дополнени  и запись результатов в регистры 8, 9 и 10.

3.Б третьем такте по управл ющим сигналам 47, 53, 54 и 60 в первом 18 и втором 19 блоках сложени  производитс  сложение кодов по основани м рабочего и дополнительного диапазонов с регистров 4, 1,7, 9. Такты-4, 5, 6, 7 и 8 вьшолн ютс  так же, как и в операции Вычитание с помощью тех же управл ющих сигналов.

VI.Сложение содержимого сумматора с единицей () (см. фиг. 2).

1.В первом такте по управл ющим сигналам 46, 50 и 51 в первом 18

и втором 19 блоках сложени  производитс  сложение кодов первого операнда по основани м рабочего и дополнительного диапазонов с регистров 3 и 6 с единицей.

2.Во втором такте по управл ющим сигналам 48 и 59 содержимое блока

18 передаетс  на регистр 22, а содержимое блока 19 - на регистр 11.

3.В третьем такте по управл ющим сигналам 41, 42, 62 производитс  перепись содержимого блока 18 в регистр 3, расширение на основани  дополнительного диапазона, вз тие

7

дополнени  в преобразователе 2, передача на выход 36 содержимого регистра .22 и запись результатов с преобразовател  2 в регистры 4, 5 и 7 операнда.

4.В четвертом такте по управл ющим сигналам 47, 57 и 61 в блоке 19 производитс  сложение содержимого регистра 11 и содержимого регистра 7, а также передача содержи- мого регистра 5 на регистр 6.

5.В п том такте по управл ющему сигналу 49 на выход 37 со схемы 21 выдаетс  сигнал переноса.

Claims (1)

1. Формула изобретени

   Арифметическое устройство в системе остаточных классов, содержащее входной регистр, выходной ре- гистр, преобразователь числа из оснований рабочего диапазона В основани  дополнительного диапазона,преобразователь числа из оснований дополнительного диапазона В основани  рабочего диапазона, два блока умножени , два блока сложени , схему сравнени  с константой и два коммутатора , причем информационный вход устройства соединен с информационны входом входного регистра, выход которого соединен с входом первого соножител  первого блока умножени  и с первым информационным входом первого коммутатора, выходы первого блока умножени  и первого коммутатора соединены соответственно с первым информационным входом второго коммутатора и с входом первого слагаемого первого блока сложени , вы- ходы второго коммутатора и первого блока сложени  соединены соответственно с информационным входом выходного регистра и с вторым информационным входом второго коммутатора, выходы  ыходного регистра и схемы сравнени  с константой  вл ютс  соответственно выходами результата и переноса устройства, выход второго блока сложени  соединен с вхо- дом преобразовател  числа из иснова ний дополнительного диапазона В основани  рабочего диапазона,о т л и- чаюшеес  тем,что,с целью расширени  функциональных возможностей за счет выполнени  обратного вычи- танин и сложени  содержимого сумма- тора с единицей, оно содержит дев ть регистров операнда, блок микропрог5

   3

   5

   0 5

   158

   раммного управлени  и коммутаторы с третьего по седьмой, причем выход преобразовател  числа из оснований дополнительного диапазона В основани  рабочего диапазона соединен . третьим информационньш входом второго коммутатора, выходы третьего и четвертого коммутаторов соединены соответственно с входами первого и второго слагаемых второго блока сложени , выход которого соединен с информационным входом схемы сравнени  с константой, выход п того коммутатора соединен с входом преобразовател  числа из оснований рабочего диапазона В основани  дополнительного диапазона, выходы шестого и седьмого коммутаторов соединены соответственно с входом первого регистра операнда и с входом второго слагаемого первого блока сложени , выход первого регистра операнда соединен с входом второго сомножител  первого блока умножени  и с первым информационным входом седьмого коммутатора , второй информационный вход которого соединен с выходом второго регистра операнда, выход третьего регистра операнда соединен с информационным входом четвертого регистра операнда, выходы дополнительного кода по основани м рабочего диапазона , пр мого кода по основани м дополнительного диапазона, дополнительного кода по основани м дополнительного диапазона преобразовател  числа из оснований рабочего диапазона В основани  дополнительного диапазона соединены соответственно с информационными входами второго и шестого, третьего и седьмого, п того и восьмого регистров операнда, выходы четвертого и п того регистров операнда соединены соответственно с первым и вторым информационными входами третьего коммутатора, выход шестого регистра операнда соединен с вторым информационным входом первого коммутатора , третий информационный вход которого соединен с входом логической единицы устройства и с первым информационным входом четвертого коммутатора, второй информационный вход которого соединен с выходом второго блока умножени ,входы первого и второго сомножителей которого соединены соответственно с выходами четвертого и седьмого регистров операнда , выходы седьмого, восьмого и

   912

   дев того регистров операнда со.едине- ны соответственно с третьим, четвертым и п тым информационными входами четвертого коммутатора, выход входного регистра соединен с первыми . информационными входами п того и шестого коммутаторов, второй и третий информационные входы которых соединены соответственно с выходами первого блока умножени - и первого блока сложени , выход второго блока сложени  соединен с информационным входом дев того регистра операнда, входы Занесение операнда, Умножение , Сложение, Вычитание, Обратное вычитание, Сложение содержимого сумматора с единицей и Исходное состо ние устройства соединены соответственно с входами блока микропрограммного управлени , вход разрешени  приема входного регистра и первый управл ющий вход п того коммутатора.соединены соответственно , с первым и вторым выходами блока микропрограммного управлени , третий и четвертый выходы которого соединены соответственно с вторым и третьим управл ющими входаьш п того коммутатора, входы разрешени  приема второго, третьего и п того регистров операнда соединены с п тым выходом блока микропрограммного управлени , шестой выход которого соединен с входами разрешени  приема шестого, седьмого и восьмого регистров операнда, вход разрешени  первого блока умножени  соединен с первым управл ющим входом второго коммутатора и с седьмым выходом блока микропрограммного управлени , вось

   0

   5

   31

   0

   5

   0

   5

   0

   510

   мой, дев тый, дес тый, одиннадцатый и тринадцатый выходы которого соединены соответственно с входом разрешени  второго блока умножени , первым и вторым управл ющими входами третьего коммутатора, вторым управл ющим входом второго коммутатора , входом разрешени  схемы сравнени  с константой и с первым управл ющим входом седьмого коммутатора, первый, второй и третий управл ющие входы четвертого коммутатора соединены соответственно с четырнадцатым, п тнадцатым и шестнадцатым вькодами блока микропрограммного управлени , семнадцатый, восемнадцатый, дев тнадцатый , двадцатый, двадцать первый , двадцать второй, двадцать третий , двадцать четвертый, двадцать п тый и двадцать шестой выходы которого соединены соответственно с первым и вторым управл ющими входами первого коммутатора, четвертым и п тым управл ющими входами четвертого коммутатора, третьим управл ющим входом второго коммутатора, входом разрешени  приема дев того регистра операнда, вторым управл ющим входом седьмого коммутатора, входом разрешени  приема четвертого регистра, входом разрешени  выдачи выходного регистра и с первым управл ющим входом шестого коммутатора, второй и третий управл ющие входы которого соединены соответственно с вторым и третьим управл ющими входами п того коммутатора, первьй управл ющий вход четвертого коммутатора соединен с третьим управл ющим входом первого, коммутатора.

   (Риг.З

   (0 Iy/JH

   . ч

   , I 1 I PjI -BS

   71 гг-вл,го(Са)з

   B ВЫХ..22

   ОI f(offeцJ

   38

   3,39 43,39 4,39

   4 4

   4-7,52

   6f

   62

   58

   62

   fpuiA

   Редактор М.Бандура

   Составитель А.Клюев

   Техред А.Кравчук Корректор В.Бут га

   Заказ 7903/47 Тираж 673 Подписное ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4