SU479111A1 - Устройство дл одновременного выполнени арифметических операций над множеством чисел - Google Patents

Description

регистр 1, а в триггер 10 через вход 22 записываетс  код «1. Выходы регистров 1 и 2 соединены с входами схемы 7, котора   вл етс  комбинационной. Она предназначена дл  формировани  ( +1) старших разр дов очередкого частичного произведени  на основе суммировани  л старших разр дов предыдуш,его частичного произведени  с сомножителем, если в триггере 10 заиисана «1, или с нулем, если в триггере 10 записан «О.

Так как в первом блоке в регистре 2 записан код «О, а в триггере 10 код «1, то на выходах схемы 7, определ юш.их младшие п разр дов , повтор етс  значение кода регистра 1. Выход схемы 7, о:предел юш,ий значение младшего разр да сомножител , соединен с входом управл юш,его триггера 10, а выходы схемы 7, определ ющие старшие п разр дов, соединены с входами регистра 4 п старших разр дов частичного произведени . Таким образом, в следуюш,ем такте на регистр 4 второго блока записываетс  код сомножител , сдвинутый на один разр д вправо, а в триггер 10 того же первого - блока записываетс  код младшего разр да того же сомножител . Кроме того, в следуюш.ем такте код .первого сомножител  перепишетс  в регистр 3 второго блока, а на регистр 1 первого блока запишетс  код нового сомножител . Таким образом, во втором также на выходах схемы 7 по витс  первое частичное произведение, определ емое состо нием триггера 10, т. е. на выходах схемы 7 может по витьс  либо код множимого, либо «О.

Так как в триггере -12 второго блока записан код «О, то передача множител  на схему 8 запрещена, и, следовательно, на выходах схемы 8 по витс  код, повтор юший код, записанный в регистр 4, т. е. сдвинутый на один разр д код первого сомножител .

В третьем такте выполн ютс  следующие преобразовани .

На регистр 3 второго блока записываетс  код второго сомножител , а код первого сомножител  с регистра 3 переписываетс  на регистр 5 третьего блока. В триггер 12 записываетс  втора  младша  -цифра первого сомножител . На регистр 4 второго блока записываютс  старшие п разр дов первого частичного произведени , т. е. практически реализуетс  сдвиг частичного произведени  вправо на один разр д, а выдвинутый младший разр д данного частичного произведени  записываетс  в управл ющий триггер 10 первого блока. Так как код данного разр да произведени   вл етс  окончательным, то он может быть сразу использован дл  умножени  искомого произведени  двух первых сомножителей на следующий третий сомножитель последовательности . Поэтому в рассматриваемом такте на регистр 1 первого блока принимаетс  новый , третий сомножитель. На основе содержимого триггера 10 и кода в регистре 1 на выходе схемы 7 по витс  первое частичное произведение от умножени  трех сомножителей, причем младший разр д этого произведени 

использовать на следующем такте дл  умножени  на следующий сомножитель последовательности чисел, и так далее.

На основе кода, записанного в триггере 12, и кодов, записанных в регистрах 3 и 4, на выходах комбинационной схемы 8 по витс  второе частичное произведение, причем младший разр д данного частичного произведени   вл етс  окончательным и определ ет вторую цифру произведени  двух первых сомножителей , код которого запишетс  в триггер 12 и будет использован на следующем такте дл  умножени  на третий сомножитель и т. д.

Если необходимо перемножить / чисел, то дл  этой цели необходимо использовать () уровпей (где р - величина, завис ща  от точности представлени  результата). Если, например, необходимо получить /fen-разр дное произведение, то р должно быть равно (й+1).

Точность представлени  определ етс  состо нием триггеров 11, 13, 15, которые устанавливаютс  извне через вход 23. Если, например, в триггеры 11, 13, 15 записан код «1, то состо ние триггеров 10, 12, 14 переписываютс  через схемы «И 16, 17 и 18 в старшие разр ды регистров 4, 6 и т. д.

Как отмечалось ранее, коды этих регистров сдвигаютс  на каждом такте на один разр д вправо и, таким образом, к моменту окончани  умножени  оказываютс  на требуемой позиции .

Таким Образом, дл  получени  -разр дной точности произведени  необходимо иметь k регистров 2, 4, 6, т. е. дл  формировани  результата необходимо использовать k блоков. Это означает, что после приема последнего /-го сомножител , в каждом (/+s)-M такте (где s 1, 2, ..., k-1) в триггер 11 следует записывать «1.

Полное произведение последовательности из / чисел формируетс  за l-r(k-1)« тактов (где п - разр дность чисел).

В (/+)-м такте можно принимать новую последовательность чисел дл  перемножени . Следовательно, основное преимущество конвейернбго принципа обработки информации, заключающеес  в эффективном использовании аппаратуры многорегистровых устройств, в данном случае сохран етс .

С помощью предлагаемого устройства нар ду с умножением последовательности чисел возможно выполнение суммировани  последовательности чисел, сдвига чисел, а также вычисление полинома типа P(Xi, Xz, ..., Хп) апл: 4-й п 1Х --1+-. . ао и некоторые другие операции.

Предмет изобретени 

Устройство дл  одновременного выполнени  арифметических операций над множеством чисел , выполненное из однотипных блоков, причем каждый i-й блок содержит первый и второй регистры, выходы которых соединены с

входами схемы формировани  (га+1) старших разр дов частичного результата, шину тактовых импульсов, соединенную с входами обоих регистров, выход первого регистра i-ro блока соединен с входами первого регистра (i + l)-ro блока, выходы п старших разр дов схемы формировани  {п-{-) старших разр дов частичного результата i-ro блока соединены с входами второго регистра (f+l)-ro блока , отличающеес  тем, что, с целью повышени  быстродействи  и у1нрош,ени  устройства , каждый f-й блок содержит первый и второй триггеры и схему «И, выход первого триггера соединен с управл ющим входом схемы формировани  («+) старших разр дов частичного результата, выход младшего разр да которой соединен с входом первого триггера, выходы обоих триггеров соединены с входами схемы «И, а входы этих триггеров соединены с шиной тактовых импульсов, выход схемы «И соединен с входом старшего разр да второго регистра (t+l)-ro блока, выход второго триггера 1-го блока соединен с входом второго триггера (t+1)-го блока.