SU558276A1 - Устройство дл одновременного выполнени операций сложени над множеством чисел - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники.

Известны устройства, с помощью которых можно выполн ть сложение последовательности чисел 1, 2.

Однако такие устройства не могут одновременно выполн ть сложение более чем одной пары операндов, кроме того, они обладают низкой производительностью.

Известны также многорегистровые устройства , основанные на конвейерном методе обработки информации 3.

Эти устройства допускают одновременное выполнение операций сложени  над множеством пар операндов, однако не выполн ют многоместные операции сложени , т. е. операции , в которых участвуют более двух операндов . Это ограничивает производительность данных устройств дл  отдельно вз тых программ , если они не допускают полного распараллеливани . Например, при выполнении последовательности команд, где кажда  р-  команда использует результаты, полученные с помощью (р-1)-й команды, данна  р-  команда выполн етс  только после завершени  операции, выполн емой на основе (р- - 1)-й команды, т. е. после прохождени  информации через все блоки конвейерного устройства .

Известны устройства дл  одновременного

выполнени  арифметических операций над множеством чисел, состо щие из однотипных блоков, причем каждый t-й блок содержит регистр частичного результата, узел формировани  частичного результата, триггер хранени  младшего разр да частичного результата , триггер формировани  окончательного результата, элемент И, выходы п старших разр дов узла формировани  частичного результата соединены с входами регистра частичного результата (t-f-l)-ro блока, единичный выход триггера хранени  младшего разр да частичного результата соединен с первым входом элемента И, второй вход которого соединен с единичным входом триггера формировани  окончательного результата (i-f-l)-ro блока и единичным выходом триггера формировани  окончательного результата данного блока, единичный вход которого св зан с единичным выходом триггера формировани  окончательного результата (i4-I)-ro блока, выход младшего разр да узла формировани  частичного рез)льтата подключен к единичному входу триггера хранени  младшего разр да частичного результата, нулевые входы триггеров хранени  младшего разр да частичного результата, формировани  окончательного результата и регистра частичного реззльтата подключены к шине тактовых импульсов. С помощью этого устройства можно вычислить выражение р а„х,- + +... + 1- + о,, следовательно, можно вычисл ть выражение /7 : а„.2« + + -. + а -2 + «о, т. е. производить операцию сложени  с плавающей зап той. Но выполнение операции сложени  в этом случае затруднено. Так, например , нахождение уммы / a-2P4-&. с-2, где - S, -г свод тс  к вычислению выражени  Р AlJli 2+0)+0)2+...+0)2+ 6) 2+... + р-I.9 + 0)2 + с)2 + ... +0)2, что требует использовани  большого числа уровней, и, следовательно, значительного времени вычислени . Целью предполагаемого изобретени   вл етс  повышение быстродействи  сложени  последовательности чисел с плавающей зап той . Поставленна  цель достигаетс  тем, что в t-й блок устройства введены регистр пор дка, узел формировани  пор дка, элемент ИЛИ и два логических узла, причем выходы регистра пор дка соединены со входами узла формировани  пор дка, выходы которого подключены ко входам регистра пор дка (f+l)-ro блока , кроме того выходы регистра пор дка соединены со входами элемента ИЛИ, выход которого соединен с суммирующим входом узла формировани  пор дка, а также с управл ющими входами логических узлов, выходы регистра частичного результата соединены с входами логических узлов, выходы первого логического узла подключены к входам п старших разр дов узла формировани  частичного результата, а выходы второго логического узла -подключены к входам (n+l) разр да узла формировани  частичного результата , причем п-й выход второго логического узла подключен к л-му и (п+1)-му входам узла формировани  частичного результата , к суммирующему входу которого подключен единичный выход триггера хранени  младшего разр да частичного результата, выход элемента И соединен с (п-1)-ным разр дом регистра частичного результата (f+l)-ro блока. На чертеже изображена функциональна  схема i-ro (i+l)-ro блоков устройства. Каждый i-ый блок устройства состоит из регистра 1 пор дка, регистра 2 /-го частичного результата, триггера 3 хранени  младшего разр да (/4-1)-го частичного результата, триггера 4 формировани  окончательного результата , узла 5 формировани  пор дка:, элемента ИЛИ 6, управл ющего формировани  пор дка и (/+1)-ой частичной .суммы, узла 7 формировани  (/+1)-го частичного результата , элемента И 8, первого логического узла 9 и второго логического узла 10. Указанные узлы св заны между собой следующими простыми св з ми: выход триггера знака пор дка и инверсные выходы триггеров значени  пор дка регистра 1 пор дка соединены с входами узла 5 формировани  пор дка , выходы регистра 1 пор дка - с входами элемента ИЛИ 6, причем вход знака пор дка соединен с инверсным входом элемента ИЛИ 6, а выходы значени  пор дка имеют св зи с входами элемента ИЛИ 6 только тех разр дов, которые соответствуют наличию единиц в обратном коде «-г, где 2 -с/1 г 9 , А - область представлени  чисел в машине , выход элемента ИЛИ 6 соединен с управл юшим входом логических узлов 9, 10 и с суммирующими входом узла 5 формировани  пор дка, выход знакового разр да и инверсные выходы разр дов пор дка узла 5 формировани  пор дка, выход знакового разр да и инверсные выходы разр дов пор дка узла 5 формировани  пор дка св заны с входами регистра пор дка, причем узел 5 формировани  пор дка устранен таким образом, что перенос в знаковый разр д сопровождаетс  переносом в младший разр д пор дка, п старших разр дов узла 7 формировани  частичного результата соединены с входами регистра 2 частичного результата (t+l)-ro блока, п выходов регистра 2 частичного результата соединены с л входами логических узлов 9 и 10, п выходы логического узла 9 соединены с входами п старших разр дов узла 7 формировани  частичного результата, п выходы логического узла 10 - с (п+1)-входами узла формировани  частичного результата, причем л-ый выход логического узла 10 соединен с л-ым и (л+1)-ым входами узла формировани  частичного результата 7, выход триггера 3 хранени  младшего разр да частичного результата соединен со входом элемента И 8 и с суммирующим входом узла формировани  частичного результата, выход элемента И 8 соединен с (л-1)-ым входом регистра 2 частичного результата (t+l)-ro блока, выход триггера 4 формировани  окончательного результата соединен с входом элемента И 8 и входом триггера формировани  окончательного результата (t+l)-ro блока, вход триггера формировани  окончательного результата соединен с выходом триггера формировани  окончательного результата (i-1)-го блока, выход младшего разр да узла формировани  частичного результата соединен с входом; триггера хранени  младшего разр да частичного результата, нулевые входы всех триггеров и регистров подключены к шине тактовых импульсов

Рабога устройства происходит следующим образом.

Мантисса и ее знак первого слагаемого последовательности принимаютс  в дополнительном коде на регистр 2 частичного результата , а его пор док со своим знаком принимаетс  на регистр 1 пор дка первого блока. В следующем такте содержимое регистра 1 пор дка передаетс  через узел 5 формировани  пор дка в регистр 1 пор дка следующего блока, а содержимое регистра 2 частичного результата через первый логический узел 9 или второй логический узел 10, а через узел 7 формировани  частичного результата передаетс  в регистр 2 частичного результата следующего блока, П|ри этом на регистры 1 и 2 принимаютс  соответственно пор док и мантисса следующего числа, причем в зависимости от сигнала на выходе элемента ИЛИ 6 либо пор док в процессе передачи в следующий блок уменьшаетс  на единицу, а мантисса при этом остаетс  без изменений (содержимое триггера 3 хранени  младшего разр да частичного результата не мен етс ), либо пор док передаетс  в следующий блок без изменени , а мантисса складываетс  с содержимым триггера 3 хранени  младшего .разр да частичного результата, старшие из разр дов полученного таким образом частичного результата передаютс  в регистр 2 частичного результата последующего блока, а младший разр д этого частичного результата записываетс  в триггер 3 хранени  младшего разр да частичного результата. Этому варианту соответствует код О на выходе элемента ИЛИ 6, который возможен только в том случае , если в регистре 2 пор дка записываетс  код пор дка «-г, передачи числа из регистра частичного результата на узел 7 формировани  частичного результата происходит через логический узел 10 через логический узел 9. Логический узел 10 соединен с узлом формировани  частичного результата, что позвол ет производить сложение в дополнительном модифицированном коде. Последующий прием п старших разр дов частичного результата регистра частичного результата следующего блока и младшего разр да триггером хранени  младшего разр да частичного результата  вл етс  нормализацией частичного результата. Описанные преобразовани  повтор ютс  дл  каждого из т блоков дл  / операндов.

Если необходимо сложить / чисел, то необходимо использовать

/ + entierf - -a) + l V «У

уровней, где п - разр дность мантиссы; а - б. м. Дл  формировани  результата в течение

(/ 4- 1) - / + entier ( j +

тактов в триггер формировани  окончательного результата записываетс  код «1, а в

регистр I пор дка «-г в обратном коде. В этом случае состо ние триггера 3 хранени  младшего разр да частичного результата передаетс  через элемент И 8 в (п-1)-ый разр д регистра 2 частичного рез льтата следующего блока. Код данного регистра сдвигаетс  на каждом такте на один разр д вправо, а к моменту окончани  сложени  оказываетс  иа нужном месте.

Полна  сумма последовательности из / чисел может быть получена за

/ + 2 (1 -f г) + entier (- п

тактов. На

Г / + entier -f 2)1

такте .можно принимать новую последовательность чисел дл  сложени , следовательно, основное преимущество конвейерного метода обработки информации, котора  заключаетс  в эффективном использовании аппаратуры многорегистровых устройств, в данном случае сохран етс .

Выполнение операций сложени  над числами с плавающей зап той при помощи данного устройства происходит быстрее, требует

более простого устройства управлени  и исключает необходимость в специальной организации пам ти.

С помощью предложенного устройства, нар ду с сложением последовательности чисел

с плавающей зап той, возмолчно выполнение сложени  чисел с фиксированной зап той, сдвига чисел.

Claims (4)

1. Патент США № 3535502, кл. G 06F 7/385, 1970.

2.Патент ФРГ № 2034841, кл. G 06F 7/38, 1973.

3.К. Г. Самофалов и др. «Структуры ЭЦВМ четвертого поколени , Киев, Техника , 1972 г., с. 89-248.

4.Авторское свидетельство СССР № 479111, кл. G 06F 7/52, 1973 (прототип).