SU561184A1 - Устройство дл вычислени корн четвертой степени - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КОРНЯ ЧЕТВЕРТОЙ

СТЕПЕНИ

гистра соединен со входом седьмого сдви- Гйющего регистра, первый выход которого через дес тый сумматор-вычитатель соединен со BTopr iM входом четвертого сумматора-сычитате/ш . Второй и третий выходы

седьмого сдвигающего регистра соединены через одиннадцатый, п тый и шестой сумматоры-вычнтатели с вторым входом восьмого . сумматора-вычитател . Второй выход третьего сдвигающего регистра соединен с входом восьмого сдвигающего регистра, выходы которого соединены со входами двенадцатого и тринадцатого сумматоро&-вычитателей . Выход четвертого сдвигающего pi гистра соединен со входом дев того cдвигa ющего регистра, выход которого соединен со входом дес того сумматора-вычитател . Второй выход п того сдвигающего регистра соединён со входом блока анализа схсднмооти . Выход третьего сумматора-вьгчитател  соединен со вторыми входами седьмого сумматора-вычитател , выход четвертого - со входом четырнадцатого сумматора-вычитате- ,л , на второй вход которого подсоединен ; ВЫХОД двенадцатого сумматора-вычитател . ;Выход четырнадцатого сумматора-вычитател  соединен со вторым входом дев того сумматора-вычитател , выход тринадцатого сумматора-вычитател  - со вторым входом шес того сумматора-вычитател . Третий выход п того сдвигающего регистра подключен- ко входу блока анализа знака, а первый вход ; второго сумматора-вычитател  соединен со вторым входом третьего сумматора-вычктател .,

На чертеже приведена блок-схема устройства дл  вычислени  корн  четвертой степени ..

Устройство содержит оддюразр дные сумматоры-вычитатели 1-14 комбинационного типа, сдвигающие регистры 15-23, блок 24 пам ти, блок 25 анализа сходимости, блок 26 анализа знака и блок 27 управл& ни .

; Выходы сумматоро -вычитателей 1,2, 17 8 и 9 соответственно соединены со входами сдвигающих регистров 15-19, выходы жоторых соединены соответственно с дервы;ми- входами этих сумматоров-вычитателей. Выход блока 24 пам ти соединен со вторым входом сумматора-вьгчнтател  1. Второй :выход второго I регистра 16 соединен со ; входом седьмого регистра 21, первый вы , ход (от последнего младшего дополнительного разр да) которого соединен со входом сумматора-вычитател  10, а второй и третий выходы - со входами сумматора-вьрштател  11, Второй выход третьего регистр ,ра 17 соединен со входом восьмого регист ра 22, первый выход (от последнего младliiero дополнительного разр да) которого соединен со входом сумматора-вычитател 

12,второй выход - со вторыми входами сумматоров-вычитателей 12 и 13, На вход последнего подсоединен третий выход регистра 22, Второй выход четвертого регистра 18 соединен со входом дев то го регистра 23, выход которого (от последнего младщего дополнительного разр да) соединен со. вторым входом сумматора-вычитател  10. Второй выход (выходы всех информационных разр дов) п того регистра 19 соединен со входом блока 25 анализа сходимости, выход которого соединен со входом блока 27 управлени . Третий выход (выход знакового разр да) регистра 19 соединен со входом блока 26 анадиза , выход которого соединен с управл ющими входами йумматоров-вычитателей 1-6, Первый выход (от последнего младщего разр - да) щестого регистра 20 соединен со вто

. рыми входами сумматорОЕНВЬР итателей 2 и 5 и с первым входом cyivfMaTopa-Bbi4KTaTe-i л  4, Второй выход (от последнего разр да ) регистра 2 О соединен со входом сумматора-вьиитател  3, выход которого соединен со вторым входом сумматора-вычита тел  7. Выход сумматора-вычитател  10 соединен со вторым входом сумматора-вьь читател  4, выход которого соединен со входом сумматора-вычитател  14, Выход сумматора-вьгаитател . 11 соединен с перк. вым входом cyMNdaTOpa-вьгчитател  5, выход которого соединен со входом сумматсь ра-вьгаитател  6, на второй вход которого подсоединен выход сумматора-вь1читател 

13,а выход соединен со вторым входом сумматора-вычитател  8, Выход сумматора-вычитател  14 соединен со вторым (вычитающим ) входом сумматора-вычитател  9.

Первый вход сумматора-вычитател  2 сое: динен со вторым входом .сумматора-вычита тел  3. Выходы блока 27 управлени  соединены с управл ющими входами всех регистров 15-23 и входом чтени  блока 24 пам ти.

Входом устройства  вл ютс  входы разр дов регистра 19. Выходом устройства дл  функции корн  четвертой степени из аргумента X  вл ютс  выходы регистра 15, Выходом устройства дл  функции корн  чет вертой степени из куба аргумента  вл ютс  выходы разр дов регистра ISi

Блок 24 односторонней пам ти выполнен с поразр дным считыванием очередной константы вида где j - номер итерации .

Claims (3)

1. Блок 25 анализа сходимости представл ет собой цифровую схему сравнени  с логическим нулем. Блок 26 анализа знака выполнен, например , в виде триггера с логическими элемен тами. Блок 2 7 управлени  содержит генератор тактовых сдвигающих импульсов, счетчик распределитель и логические элементы. В основу вычислени  положен принцип псевдоделени  и псевдоумножени  в итера1дионном процессе по разностно-итерацион-j, ному алгоритму, состо щему из системы рекуррентных разностных соотношений: Zj,, 2Zj-4i(4aj.4cj)-6bj-di, . „ pl,Z:50 .,,o j. b..r,, j..) j..., ,l,...,n. Операции алгоритма Ььгаошшютс  при помощи элементарных операций cлoжeниs iвычитани  ; и сдвига. Цикл вычислени  соо|тоит из vni+4 итераций, где И - число разр дов аргумента X. В каждой итерации все рекуррентные соотношени  решаютс  паралпепьно. Каждое peKjrgipeHTHoe соотноще :Ше вычисл етс  последовательно за М4hi тактов, где т - число дополнительных раз р дов дл  компенсации погрешности усечв ни  при сдвиге. Устройство дл  вычислени  корн  четвер , той степени работает следующим образом. Первоначально все сдвигающие регистры устанавливаютс  в гулевое состо ние. ЗаЬанный аргумент X в параллельном коде ввод т в регистр 19. Включаетс  генератор тактовых импульсов в блоке 27, и с выходов последнего выдаетс  последователь iкость (сери ) тактовых сдвигающих соБ в каждой итерации. Тактовые импульсы продвигают содержимое сдвигающих регист ров на входы одноразр дных сумматороввычитателей ,-,- в которых производитс  поразр дное сложение или вычиташге соответствующих значений. Результаты операций с выходов сумматоро&-вычитателей 1, 2, 7, 8 и Э записываютс  младщими разр дами , рперед в освобождающиес  при сдвиге старшие разр ды регистров 15-19 и продвигаютс  в сторо}гу младших разр дов. После каждой итерации в сдвигающих регистрах записаны промежуточные результаты. Перед началом каждой итерации, кроме первой, содержимое регистра 20 сдвигаетс  на три разр да в сторону ылйдших разр дов, содержимое регистра 16 - на два разр да, и содержимое регистра 17 - на один разр д. Тактовые импульсы дл  дополнительного сдвига подаютс  с выходов 28-3 О блока управлени . После каждой итерации по йнаку содержимого в регистре 19 блок 26 анализа знака вырабатывает сигнал, опрвдеп к щий режим сложени -вычитани  в суммато-i ipax-вычитатеп х 1-6, При попожитепьном знаке происходит сложение, при отрицательНОМ - вычитание. Суммато|.вычитатель 9 работает тодько в режиме вычитани , остальные сумматоры-вычитатепи - только в режиме сложени . После выполнени  М + li итераций или при равенстве нулю содержимого регистра 19 (в последнем случае блс J25 вьща;ет сигнал запрета в блок 27, и ; подача тактовых импульсов йа следующей итерации прекращаетс ) в регистре 15 на1ходитс  значение корн  четвертой степени ;из аргумента, в регистре 18 - значение корн  четвертой степени из куба аргумента , а в регистре 17 - значение квадратно- го корн  аргумента. Врем  вычислени  корн  четвертой степени в тактах равно IT к +nfm - j + m . Врем  вычислени  корн  четвертой сто|Пени значительно меньше времени вычисле- }ни  известными устройствами. Бл 1годар  асинхронному режиму процесса вычислени  путем прерьшани  процесса при равенстве нулю содержимого регистра 19 дл  боль щинства значений аргумента врем  вычиолени  дополнительно сокращаетс  Б среднем ,до 5О%. Параллельно-последовательна  структура предложенного устройства обладает простотой схемных решений из стандартнь1х ци(| ровых элементов и может быть изготовлена в виде одной БИС. Устройство отвечаег требовани м максимальной надежности, бы-г стродействи , аппаратурных затрат, унификации и технологичности. Устройство обладает минимальными аппаратурными затратами дл  работы в реальном масштабе времени. Информаци  вводитс  и выводитс  в цифровой форме, что позвол ет легко сопр : гать устройство с другими вычислительными цифрювыми устройствами. . Формула изобретени  Устройство дл  вычислени  корн  чет вертой степени, содержащее блок управлейи , выходы которого соединены с управл ющими входами сдвигающ15х регистров, сум маторы-вычитатели , блок анализа знака, выход которого подключен к управл ющим вxoдa первого, второго, третьего, чвтвер того , п того и шестого сумматоро&-вычита;тепвй , блок пам ти, выход которого соеди ,нен с входом первого сумматора-вычитател , отличающеес,  тем, что, с целью расширени  функциональных возможностей , в него введен блок анализа сходи- мости, выход которого соединен со входом блока управлени ; выходы первого, второго, седьмого, восьмого и дев того сумматороввычитателей|1 соответственно соединены со {Входами первых п ти сдвигающих регистров, ВЫХОДЫ которых соответственно соединены с первыми входами указанных сумматоров .вычигатвлвйЦ выход шестого сдвигающего регистра соединен со вторыми входами вто рого и п того сумматоро&-вычитателей к. с первым входом четвертого сумматора-вычитател ; второй выход шестого сдвигающегорегистра соединен с nepBbUvi входом третьеjro сумматора-вычитатёл ; второй выход второго сдвигающего регистра .соединен со входом седьмого сдвигающего регистра, первый выход которого через дес тый сум- матор-вычитатель j соединен со вторым ЕВСОдом четвертого сумматора-вычитател ; второй и третий выходы седьмого сдвигающего регистра подсоединены через одиннадцатый , п тый и шестой сумматоры-вычитатели на второй вход восьмого сумматора-вычитател ; второй выход третьего сдвигающе го регистра соединен со входом восьмого . сдвигающего регистра, выходы которого со единены со входами двенадцатого и тринадцатого сумматоров-вычитателей; ныход чет вертого сдвигающего регистра соединенСо входом дев того сдвигающего регистра, вььход которого соединен со входом дес того сумматора-вычитатёл ; второй выход п того сдвигающего регистра соединен со входом блока анализа сходимости; выход третьего сумматор1 вычитател  соединен со вторым, входом седьмого сумматора-вычитатёл ; выход четвертого сумматора А вычитател  - со входом четырнадцатого сумматора-вычитатёл , на второй вход которого подсоединен выход двенадцатого сумматора-вычитатёл ; выход четырнадцатого сумматора-вычитате-, л  соединен со вторым входом дев того сумматора-вычитатёл , выход тринадцатого сумматора-вычитатёл  - со вторым входом шестого сумматора-вычитатёл ; третий выход п того сдвигающего регистра подключен ко входу блока анализа знака, а первый вход второго сумматора-вычитател  соединен со вторым входом третьего сумматоравычитатёл . Источники информации, прин тые во вшь мание при экспертизе: 1.Авторское свидетельство СССР № 234753, кл. О-Об R 7/38, 1967 г.
2. 2.За вка Великобритании N 1274019, кл. Gi 4 А, опубл. 1969 г.
3. 3.Король В. Я. и др. Быстродействующ щие итерационные методы вычислени  квадратного корн  в книге Теори  и пржменение математических машин, Минск, изд. БГУ, 1972 160-166