SU541171A2 - Двоичное устройство делени - Google Patents

Description

Изобретение относитс  к области вычислительной техники, может быть использоваио, в частности, дл  аппаратной реализации оиерадии делени  в специализированных цифровых вычислительных машинах, работающих в двоичной системе счнсленп  с фиксированной зап той.

По основному авт. св. Х 497585 известно двоичное устройство делени , состо щее из двух одноразр дных сумматоров-вычитателей , двух иакопительных сдвиговых регистров , рециркул ционного сдвигового регистра, блока формировани  констаит, блока анализа знака исевдочастиого, блока анализа сходимости ироцесса, блока сброса и блока управлени , причем выход блока анализа знака псевдочастиого соединен с иервыми выходами первого и второго сул маторов-вычитателей , выходы которых подключены соответственно к ииформационным входам накопительных сдвиговых регистров, управл ющие входы которых св заны соответственно с нервым и вторым выходами блока управлени , причем выходы накопительных сдвиговых регистров соединены соответственно с вторыми входами сум.маторов-вычитателей, а выход знакового разр да второго накопительного сдвигового регистра подключен к входу блэка анализа знака псевдочастного. Вход блока анализа сходимости процесса

соединен с дополнительным выходом второго накопительного сдвигового регистра, а выход - с входом блока сброса, выход которого св зан с входом блока унравленн , первый и второй дополнительные выходы которого соединены соответственно с входами блока формировани  констант и рециркул ционного сдвигового регистра, выходы которых иодключены соответственно к третьим входам сумматоров-вычитателей 1.

Однако это устройство предназначено только дл  делени  двух двоичиых чисел при условии , что делитель У больше делимого X, это сужает интервалы изменени  аргументов

(операндов).

Цель изобретени  - расширение интервалов изменени  каладого аргумента до любой величины ,0, представленной в двоичной форме с фиксированной зап той,

т. е. расширеиие класса задач, решаемых устройством .

Поставленна  цель достигаетс  тем, что в двоичное устройство делени  дополнительно введен блок анализа соотношени  между делимым и делителем, первый вход которого соединен с выходом блока анализа знака нсевдочастного, второй вход - с третьим выходом блока управлени , а выход соедииен с вторым входом блока управлени .

Claims (3)

1. Логический блок анализирует соотношеыи  1между делимым и делителем в каждой итерации и обеспечивает иовторение итерации с /-М иоказателем необходимое число раз. На чертеже изображена блок-схема двоичного устройства делени . Двоичное устройство делени  содержит одиоразр дные сумматоры-вычитатели 1 и 2 комбинационного тина, накоиительные сдвиговые регистры 3 и 4, рециркул ционный сдвиговый регистр 5 (вход и выход которого соединены между собой), блок 6 формировани  констант вида , знаковый разр д 7 иакоиительиого сдвигового регистра 4, блок 8 анализа знака псевдочастиого, блок 9 анализа сходимости процесса, блок 10 сброса, блок И управлени  и блок 12 анализа соотиощени  делимым и делителем. Выход блока 8 анализа знака псевдочастного соединен с первыми (управл ющими) входами сумматоров-вычитателей 1 и 2 и с иервым входом блока 12 анализа соотношеии  делимым и делителем. Выход первого накопительного сдвигового регистра 3 соединен с вторым входом сумматора-вычитател  1, выход которого соединен с информациоиньш входом нервого накоиительного сдвигового регистра 3. Выход второго накопительного сдвигового регистра 4 соединен с вторым входом сумматора-вычитател  2, выход которого соединен с информациоииым входом второго накопительного сдвигового регистра 4. Выход знакового разр да 7 этого регистра соединен с входом блока 8 анализа знака псевдочастного. Дополнительный выход второго накопительного сдвигового регистра 4 соединен с входом блока 9 анализа сходимости процесса, выход которого через блок 10 сброса соединен с первым входОМ блока 11 управлени . Выход блока 6 формировани  констант соединен с третьим (унравл емым) входом сумматора-вычитател  1. Выход рециркул ционного сдвигового регистра 5 соединен с третьим (управл емым) входом сумматор-вычитател 
2. 2. Первый выход блока И управлени  соеди нен с унравл ющнм входом накопительного сдвигового регистра 3, первый дополнительный выход блока 11 управлени  - с входом блока 6 формировани  констант. Второй выход блока 11 управлени  соединен с управл ющим входом наконительного сдвнгового регистра 4, второй дополнительный выход блока 11 управлени  - с управл ющим входом рециркул ционного сдвигового регистра 5. Третий выход блока 11 управлени  соединен с вторым входом блОКа 12 анализа соотнощени  между делимым и делителем, выход которого соединен с вторым входом блока 11 управлени . Блок 6 формировани  констант может быть выполнен в виде логического автомата или одиостороннего заноминающего устройства с поразр дной выборкой очередной константы 2 каждым тактовым сдвигающим импульсом . Блок 8 анализа знака исевдочастотного выиолнен, иаиример, в виде триггера с логическими элементами. Блок 9 анализа сходимости процесса представл ет собой цифровую схему сравнени  кода с логическим иулем . Блок 10 сброса содерл ит триггер с логическими эле.ментами. Блок 11 зиравлени  состоит из генератора тактовых сдвигающих имнульсов, счетчиков, дещифратора, логических элемеитов. Блок анализа соотнощени  между делимым и делителем 12 содержит, иаиример, триггеры, логические элементы и т. и. Входом двоичного устройства делени   вл ютс  входы разр дов второго накопительного сдвигового регистра 4 дл  делимого X и входы разр дов рециркул ционного сдвигового регистра 5 дл  делител  У. Выходом устройства  вл ютс  выходы разр дов первого накопительного сдвигового регистра
3. 3. Процесс операции делени  основан на нрииципе псевдоделеии  и псевдоумножеии  в итерациоином процессе, который описываетс  разностно-итерационным алгоритмом из системы рекурреитных соотнощений Ао.о X Xj.i : I ш X-j I - qiY2-J Хп, k . ., { +1, при Xj i гО ( /, Slgn.Y/ г : -1, ,,0 . 0,0 о f+i J Zn, k где / 0, 1, n  вл етс  показателем итерации; k  вл етс  пор дковым но , мером итерации; п - число разр дов аргумента . При помощи операции псевдоделени  (первое рекурреитиое соотнощеиие алгоритма) в каждой итерации определ етс  очередна  (дл  следующей итерации) цифра псевдочастного qi и при помощи оиерации псевдоумножени  (второе рекуррентное соотнощение) преобразуетс  в очередное приближение частного в двоичной системе счислени . Операции нсевдоделени  и псевдоумножеии  выполн ютс  при помощи элементарных деиствнй сложени  - вычитани  и сдвига. Цикл вычислени  состоит из k итераций. Кажда  итераци  включает в себ  параллельное вычисление рекуррентных соотнощеиий, но каждое из которых вычисл етс  иоследовательным путем за   + т+1 тактов, где т-число дополнительных разр дов дл  компенсации погрещности усечени  при сдвиге, а одик такт необходим дл  сдвига значени  делител  У в каждой итерации. Двоичное устройство делени  работает следующим образом. Первоиачальио в первом накопительном сдвиговом регистре 3 устанавливаетс  нулевое значение, во второй накопительный сдвиговый регистр 4 в параллельном виде заноситс  значение делимого X, а в рециркул ционный сдвиговый регистр 5 заноситс  в параллельном коде значение делител  Y. В любой итерации с первых двух выходов блока 11 управлени  выдаетс  цоследовательность (сери ) тактовых сдвигающих импульсов дл  сдвига и продвижени  содержани  рециркул ционного регистра 5 и продвижени  содержани  накопительных сдвиговых регистров 3 и 4 в сумматор-вычитатели 1 и 2, а также дл  выборки очередной константы из блока 6 формировани  констант. Результат итерации поразр дно заноситс  младшими разр дами вперед с выхода сумматоров-вычитателей 1 и 2 в освобождающейес  при сдвиге (продвижении) старщие разр ды накопительных сдвиговых регистров 3 и 4 соответственно и продвигаютс  в сторону младших разр дов (к началу этих регистров ), аналогично переписываетс  содержание рециркул ционного сдвигового регистра 5. В зависимости от значени  знака содержани  второго накопительного сдвигового регистра 4 блок 8 анализа знака псевдочастного вырабатывает сигнал управлени  (очередпую цифру нсевдочастного). При положительном знаке содержани  второго накопительного сдвигового регистра 4 очередна  цифра псевдочастного равна плюс единице, и сумматор-вычитатель 1 работает в режиме суммировани , а сумматорвычитатель 2-в режиме вычитани . При отрицательном знаке содержани  очередна  цифра псевдочастного равна минус единице, сумматор-вычитатель 1 работает в режиме вычитани , а сумматор-вычитатель 2-в режиме сложени . Вычитание производитс  при помощи дополнени . Блок анализа соотношени  между делимым и делителем 12 производит проверку выполнени  условий j, г У-2-J путем анализа изменени  знака очередной цифры псевдочастного. В случае выполнени  услови  (цифра псевдочастного остаетс  прежней) величина показател  / на следующей итерации не измен етс . При .-Y-Z-i, т. е. при перемене знака цифры псевдочастного происходит изменение величины показател  итерации на единицу. Таким образом, значение делимого У, сдвинутое на , вычитаетс  из содержани  второго накопительного сдвигового регистра 4 в сумматоре-вычитателе 2, а константа 2-J суммируетс  с содержанием первого накопительного сдвигового регистра 3 в сумматоревычитателе 1 до тех пор, пока содержание второго накопительного сдвигового регистра 4 не станет отрицательным. В конце цикла операции делени  в первом накопительном сдвиговом регистре 3 находитс  частное от делени  X на Y, а содержание второго накопительного сдвигового регистра 4 равно нулю. Дл  подавл ющего больщинства значений аргументов (делимого и делител ) итерационный процесс вычислени  сходитс  на итерации, пор дковый номер которой меньше величины п+. В этом случае во втором накопительном сдвиговом регистре 4 содержание равно нулю, блок 9 анализа сходимости процесса, который сравнивает содержание накопительного сдвигового регистра 4 с логическим нулем, выдает сигнал останова процесса вычислени . Сигнал запоминаетс  в блоке 10 сброса, который выдает команду в блок 11 управлени  прекратить выдачу тактовых сдвигающих импульсов на следующей итерации. Благодар  асинхронному режиму работы двоичного устройства делени  быстродействие из-за повторени  р да итераций понижаетс  незначительно дл  делени  двух двоичных чисел, представленных в форме с фиксированной зап той с интервалом изменени  каждого из аргументов от нул  до единицы. Двоичное устройство делени  с унифицированнойпараллельно-последовательной структурой состоит из простых стандартных цифровых схем и элементов и может быть изготовлено при помощи интегральной технологии с высокой степенью итерации. Устройство совмещает требовани  надежности, быстродействи , точности, технологичности и унификации , а также определ ет оптимальное использование аппаратуры. Использование устройства целесообразно в качестве специализированного вычислительного блока дл  выполнени  операции делени  в реальном масштабе времени или при большой частоте обращени  к этой операции в управл ющих системах и в настольных вычислител х . Формула изобретени  Двоичное устройство делени  но авт. св. № 497585, отличающеес  тем, что, с целью расширени  класса решаемых задач, в него введен блок анализа соотношени  между делимым и делителем, первый вход которого соединен с выходом блока анализа знака псевдочастного, второй вход-с третьим выходом блока управлени , а выход соединен с вторыл входом блока управлени . Источники информации, прин тые во внимание при экспертизе: 1. Авт. св. № 497585, кл. G 06F 7/39, 1973.