SU497585A1 - Двоичное устройство делени - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и может быть использовано, в частности, дл  ап1паратной реализации операции делени  в специализированных цифровых вычислительных машинах, работаюадих в двоичной системе счислени  с фиксированной зап той.

Известно устройство дл  делени , содержащее блок анализа значка псевдочастного, выход которого соединен с первым входом первого и второго сумматорОВ-вычитателей, выходы которых подключены соответственно к информационным входам накопительных сдвиговых регистров, упра1вл ющие входы которых св заны соответственно с первым и вторым выходами блока управлени , причем выходы накопительных сдвиговых регистров соединены соответственно с вторыми входами сумматоров-:вычитателей , а выход знакового разр да второго накопительного сдвигового регистра подключен к входу блока анализа знака псевдочастного.

Недостатком известного устройства  вл етс  большое врем  выполнени  операции делени , а также сложность структуры устройства .

Целью насто ш.его изобретени   вл етс  увеличение быстродействи  выполнени  операции делени .

Поставленна  цель достигаетс  введением блока анализа сходимости процесса, вход которого соединен с дополнительным выходом второго накопительного сдвигового регистра,

а выход - с входом блока сброса, выход которого св зан с входом блока управлени , первый и второй дополнительные выходы которого соединены соответственно с входами блока формировани  констант и рециркул ционного сдвигового регистра, выходы которых подключены соответственно к третьим входагм 1сумматоров-1вычитателей.

Такое конструктивное решение позвол ет сократить врем  вычислени  благодар  введению блоков анализа сходимости процесса и сброса, а также упрош,ает структуру устройства .

На чертеже представлена блок-схема двоичного устройства делени .

Устройство содержит два одноразр дных сумматора-вычитател  I и 2 комбинационного типа, два накопительных сдвиговых регистра 2 и 4, рециркул ционный сдвиговый регистр 5, блок 6 формировани  констант,

знаковый разр д 7 второго накопительного сдвигового регистра 4, блок 8 анализа знака тсевдочастного, выполненный, например, в ЗИде триггера с вентилем, блок 9 анализа сходимости процесса, выполненный в виде 3 цифровой схемы сравнени , блок 10 сброса, блок 11 управлени . Первый и второй дополнительные выходы 12 блока 11 соединены с управл ющими входами всех регистров и входом блока 6.5 Выход накопительного сдвигового регистра 3 и 4 соединен с вторым (основным) информационным входом 13 сумматора-вычитател  1 и 2 соответственно. На первый вход (вход управлени ) 14 сумматоров-вычитателей под-10 соединен выход блока 8, вход которого соединеи с выходом знакового разр да 7 регистра 4. Дополнительный параллельный выход регистра 4 соединен с входами блока 9, выход которого через блок 10 соединен с входом15 блока 11. Выход рециркул ционного сдвигового регистра 5 соединен с третьим (управл емым ) входом 13 сумматора-вычитател  2 и одновременно со своим входом. Блок 11 управлени  состоит из генератора тактовых20 (сдвигающих) импульсов, двух счетчиков, дешифратора , вентилей и формировател . Выход блока 6 формировани  констант внда 2-W+1), в качестве которого могут быть использованы логический автомат или односто-25 ронн   пам ть с поразр дной выборкой значени  очередного разр да выбираемого слова каждым тактовым импульсом, соединен с третьим (управл емым) входом 13 сумматора-вычитател  1. Входом устройства  вл ют-30 с  входы регистра 4 и регистра 5. Выходом устройства  вл етс  выход регистра 3. Структура устройства делени  относитс  к параллельно-последовательному типу и обеспечивает оптимальное соотношение между быстро-35 действием и сложностью реализации. Процесс операции делени  основан на принципе п сев до делени  и псевдоумножени  в итерационном процессе, который описываетс  системой разностных рекуррентных соотно-40 щений: X -X X -X - а Y-i-a+ -X 0 о- 1+1- } - 4j-   f +1 при X yQ ( 7i - sigiiA I 45 1 при У-О, ,. . . 2 о Z - Z - -i72-(+) Z - xlii 0- }+1 jTHj п 1У При помощи операции псевдоделени  на50 каждом щаге / определ етс  очередна  (дл  следующего щага) цифра псевдочастного и при помощи псевдоуми жжени  (преобразуетс  в очередное приближение частного. Псевдоделение и псевдоумножение выполн етс  при55 помощи элементарных операций сложени вычитани .и сдвига. Цикл вычислени  частного состоит из п+1 итераций, где п - число двоичных разр дов аргументов. Каждое соотношение 1вычисл етс  в каждой итерации по-60 следовательно за п- -т-}- тактов,- где т- число дополнительных разр дов дл  компенсации погрешности усечени  при сдвиге, а один такт необходим дл  сдвига значени  делител  У IB каждой итерации.G5 4 Двоичиое устройство делени  работает следующим образом. Первоначально в регистр 4 заноситс  значение делимого х, в регистр 5 за оситс  значение делител  у. В регистре 3 устанавливаетс  иулевое значение. В любой итерации с выходов 12 блока 11 выдаетс  сери  тактовых импульсов дл  продвижени  содержани  на1копительных сдвиговых регистров 3 и 4 и сдвига содержани  рециркул ционного сдвигового регистра 5, а также выборки константы . В зависимости от значени  очередной цифры псевдочастного в сумматорах-вычитател х производитс  сложение или вычитание (при помощи дополнени ) содержаний соответствующих регист ров и значени  очередной константы. Результат очередного действи  поразр дно заноситс  с выходов сумматороввычитателей на информационные входы регистров 3 и 4 младщими разр дами вперед в освобождающиес  при сдвиге старщие разр ды регистров и продвигаетс  к началу регистров . После выполнени  n-f-1 итераций в регистре 4 находитс  нулевое значение, в регистре 3 - значение частного от делени  операндов. Дл  -подавл ющего больщинства операндов итерационный процесс сходитс  на интерации, номер которой меньше л-{-1. В этом случае в регист|ре 3 находитс  точное значение частного, а в регистре 4 находитс  нулевое значение, блок 9, который сравнивает содержание регистра 4 с логическим нулем, выдает сигнал останова процесса. Последний запоминаетс  в блоке 10, который выдав: команду в блок И прекратить выдачу тактевых им-пульсов на следующей итерации. Максимальное врем  операции делени  тактов при точности в п двоичных разр дов. Благодар  асинхронному режиму работы устройства быстродействие повыщаетс  примерно в два раза. Двоичное устройство делени  с унифицировавной параллельно-последовательной структурой состоит из простых стандартных цифровых схем и элементов. Структура устройст обладает сравнительно высокой однородностью , что позвол ет использовать дл  ее реализации интегральные схемы с высокой степенью интеграции. Устройство совмещает требовани  максим-альной надежности, быстродействи , унификации и оптимального использовани  аппаратуры, Иопользование устройства целесообразно в качестве специализированного вычислительного блока дл  выполнени  операции делени  в реальном масштабе времени или при большой частоте обращени  к операции, Предмет изобретени  Двоичное устройство делени , содержащее блок анализа знака псевдочастного, выход которого соединен с первыми входами первого и второго сумматоров-вычитателей, выходы которых подключены соответственно к информационным входам накопительных сдвиговых perHCTpoiB, управл ющие входы которых св заны соответственно с первым и вторым выходами блока управлени , причем выходы накопительных сдвиговых регистров соединены соответственно с вторыми входами сумматоров-вычитателей , а выход знакового разр да второго накопительного сдвигового регистра подключен к входу блока анализа знака псевдочастного, отличающеес  тем, что, с целью увеличени  быстродействи , в устройство введен блок анализа сходимости процесса , вход которого соединен с дополнительным выходом второго накопительного сдвигового регистра, а выход - с входом блока

сброса, выход которого св зан с входом блока управлени , первый и второй дополнительные выходы которого соединены соответственно с входами блока формировани  констант и рециркул ционного сдвигового регистра, выходы .которых подключены соответственно к третьим входам сумматоров-вычитателей.