Изобретение относитс к цифровой вычислительной технике и может найти приме .нение дл аппаратного вычислени функции ;в специализированных цифровых вычислитель- . ных машинах и устройствах. Известнь арифметические устройства, вь числ ющие степенные функции, содержащие счетчики, конические элементы и регистры. Наиболее близким техническим решением к изобретению вл етс арифметическое устрой :ство специализированных цифровых вычислительных машин, которое выполн ет операцию |определени функции произведени одного аргумента на квадрат другого косвенно, путем последовательного вычислени двух элемен- тарных функций. Известное устройство содер жит шесть сдвиговых регистров, регистр, вы ход которого соедйнен со входами первого и второго сдвиговых регистров, блок управлени , выходы которого подключены ко входам сдвиговых регистров и входу блока пам ти , сумматоры, блоки анализа сходимости и знака. Известное арифметическое устройjCTBO характеризуетс сложностью и большим временем вычислени . i Целью изобретени вл етс упрощение устройства, а также повышение его быстро- действи , В описываемом устройстве это достигаетс тем, что в нем вход блока анализа сходимости соединен с выходом третьего сдвигового регистра, а выход - со блока управлени , вход блока анализа .знака подключен к выходу первого разр да третьего сдвигового регистра, а выход- к лервым входам первого, второго и третьего сумматоров, второй к третий входы .первого сумматора соединейы с выходом блока пам ти и выходом третьего сдвигового регистра, а выход - со входом третьего сдвигового регистра, второй и третий входы второго ,сумматора соединены с выходами второго и четвертого сдвиговых регистров, а его выход - со входом четвертого сдвигового ре|гистра , второй и третий входы третьего сумматора соединекл с выходами п того и сдвиговых регистров, а его выход - с Ьервым входом четвертого сумматора, вто- рой вход которого подключен к выходу шестого сдвигового регистра, а выход - ко входу этого регистра, выход четвертого сдвигоTjEjofo рв№стра соедкнрн ой входом nsioro |едвигового регистра. V Hgt чертеже представлена блок-схеьш oiiaюаемого устройства. Оно ооотои из сумматоров , сдвиговых регистров 5-10, регистра 11, блока; 12 пам ти, блока-3,3 анализа знака, блока 14 анализа сходимости и блока 15 управлени . Выход регистра 11 соединен со входами -первого и второго сд8и1овых регистров 8 и 8, Выход первого {знакового) разр да третьегч ) сдвигового регистра 5 ооедкнен со входом блока 13 анализа знака, выход которого соединен с первыми (управл ющими) входами сумматоров 1-3, На второй (упра&л емый ) вход сумматора 1 подсоединен выход блока паматй. На второй вход румма торе 2 подсоединен выход второго сдвигового регистра 8. На второй вход сумматора 3 подсоединев выход п того сдвигового регистра 6« На второй вход сумматора 4 подсре/шнен выход сумматора 3. Выход каждого из сумматоров 1, 2 и 4 соединен соответственно через третий, четвертый н шееijoft сдвиговые регистры 5, V и 10 со своим |третьйм входом .Второй выкод третьего сдвнц 1 Ьэвсюо ре нстра 5 соединен с блоком 14 ава сзшдимоот , выход последнего ооедии а j; ВХОДОМ бйок 15 управпени . Выходы коо, соединены с}сдвигакадими входам все М вщч вык рег стров и входом блока 12 пам ти. Вьпсод четвертого сдвигового регистра 7 соединен со входом п того сщвигового регистра 6. Блок 13 шализа знака состоит из сумматора 4 и логических элемштов . Блок 14 анализа сходимости представл ет собой ци4ровую схему сравнени с логическим нулем. Блок 15 управлени содер жит генеретор тактовых (сдвигающих) им пульсов } счетчик дешифратор, логические элементы и схемы сброса (прерывани процесса вычислени ), В качестве сумматоров 1-4 применены одноразр дные сумматоры вычислители накопительного типа, В блок 12 пам ти, который предотавл ет собой одностороннее запоминающее устройство с поразр дной выборкой значений очередного раз р да каждым тактовым (сдвигающим) импул ) COM, записаны константы виде J |- номер итерации. Входом устройства вragOTfcaar }входы регистра 11 дл аргумента X и входы сдвигового регистра 5 дл аргумен твоУ. Выходом устройства дл функции )69 гв1| еТс выход сдвигового регистра 1О, Вы ходом устройства дл произведени аргумен TOS вл етс выход сдвигового регистра 7, Структура устройства относитс к параллель но-последовательной и обеспечивает ; опти мальное соотношение между быстродейств ь ем и алпаратурны /ш затратами. :S 0 В описываемом устройстве реализуетс ра.шостн& нтбраи,ионный алгоритм, который позвол ет заменить возведение IB квадрет и последующее умножение операци ми лсевдо- делени т псевдоумножени с сохранением посто нной величины одного из операндов ) « при u)j О |,. &LgnWi ,l.,.n, При Ш| -г-а.к.э-) г Hj-H ljIIjr - -X.a) ыiTAe Н число разр дов аргументов. . Разностные рекурентные соотношени вы--. : числ ютс параллельно в итерационном ripS ; цессе. Каждое соотношение а устройстве вы-/ числйетс последовательным путем 8 каждой итерации. В йача ьиом состо нии в регистр 11 (ив сдвиговые регистры 8 а 9) заноситс значение операнда X в параллельном коде, в сдвиговый регистр 5 заниситс ИзЪачеше | оиеранда У, Сдвиговые регистры и idjj наход тс В нулежш ссгсто нии. В любой итераднн :,& выходов блока 15 управлени выдаютс серии (последовательности) такгошлх.1 ,ш.шульсов, которые продвигают содержание |сдвиговых импульсов в сумматоры, Резуль|таты оч едного действи с выходов сумматс юв 1, 2 и 4 записываютс младшими разр дами вперед в освобождающиес при :сдвиге старшие разр ды сдвиговьАх регистров 5, 7 и 6 и продвигаютс к началу этих регистров. - Из блока 12 пам ти в каждой итерации ;поступает очередное значение Шнстанты, По знаку результата в сдвиговом регистре 5 в конце каждой Hifepal .определ етс режим вычитани (сложени ) дл сумма.тора 1 сложени (вь штани ) дл cyMMarqpOB 2 и 3. При отрицательном знаке режим работы сумматоров 2 р 3 мен етс на обрат ный. После |выполнени итераций а сдвиго- вом регистре 1О шходитс |значение функ ции произведени одного аргумента на т.второго, в регистре 7 изведение аргументов, а в сдвиговых регистрах 5, 6, 8 и 9 - нулевые значени . Однако дл большинства значений операндов X и У процесс вычислени заканчиваетс на итерации с номером меньше значение J |При равенстве содержани сдвигового 1гистра 5 нулю сигнал с блока 14 анализа |сходимости останавливает подачу тактовых ;импульсов с блока 15 управлени на следу- ющей итераций И процесс вычислени .за- |Канчиваетс . Максимальное врем вычислеии в тактах равно Т П - -irtt Формула изобретени Устройство дл определени функции содвржа1цее шесть сдвиговых .егистров, ре гистр , выход которого соединен со входвеми иервого и второго сдвиговых регистров, блок управлени , выходы которого подключе|ны ко входам сдвиговых регистров и входу ;блока пам ти, сумматоры, блоки анализа сходимости и зввака, о т л и ч а ю щ е ес тем, что, с целью упрощени устрой- |ства, вход блока анализа сходимости соеди ен с выходом третьего СДЕ ггового регистЬа , входом блока управлени , вход блока анализа знака подключен к выходу первого разр да третьего сдвигового регистра , а выход - к первым входам пер вогр , второго и третьего сумматоров, второй, и третий входы первого сумматора соединеHbf с выходом блока пам ти и выходом третьего сдвигового регистра,а выход - со входом третьегосдвигового регистра, второй и третий входы второго сумматора сое I динены с выходами второго и четвертого сдвиговых регистров, а его выход - со вхо-г ; йом четвертого сдвигового регистра, второй 9 третий входы третьего сумматора соедине-. ны с выходами п того и первого сдвиговых регистров, а его выход - с первым входо л (четвертого сумматора, второй вход которо;го подключен к выходу шестого сдвигового Ьегистра, а выход кй входу этогхэ регист-г ipa, выход четвертого сдвигового регистра ; Соединен со входом п того сдвигового р€ир гистра,.