SU482741A1 - Устройство дл умножени двоичных чисел - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и предназначено дл  умножени  двоичных чисел, заданных параллельными кодами.

Известны устройства дл  умножени  двоичных чисел, построенные на основе регистров сдвига множимого, на которые параллельно занос тс  значени  множимого с регистра множимого, в зависимости от числа единиц в разр дах множител , с последующим сложением этих значений в сумматоре.

В других известных устройствах используетс  схема анализа очередных т групп разр дов множител , в зависимости от которого провод тс  последовательное занесение и суммирование в сумматоре значений множимого , сдвинутых на т разр дов.

Предлол енное устройство отличаетс  от известных тем, что выход схемы анализа разр дов соединен с входом триггера, выход второго вентил  - с первым входом второго управл ющего триггера и с входом первой схемы управлени , выход третьего вентил  - с вторым входом второго управл ющего триггера и с входом второй схемы управлени . Входы первой и второй схем управлени  подключены к выходам регистров множимого и множител  соответственно, выходы обеих схем управлени  - к входам параллельного сумматора, соединенным с выходами схемы

сдвига. Выходы четвертого и п того вентилей подсоединены к входам первой и второй схем формировани  импульсов считывани , входы которых св заны с соответствующими выходами регистра множител , а выходы - с входами схемы сдвига и с вторым входом первого управл ющего триггера. Входы четвертого и п того вентилей подключены к выходам дешифратора , входы второго и третьего вентилей через элемент задержки - к щине запуска .

Это позвол ет повысить быстродействие устройства. Предложенное устройство реализует следующие алгоритмы умножени  двоичных чисел.

Берут два «« -разр дных двоичных числа:

множимое А, множитель В; провод т анализ

количества единиц и нулей во множителе В.

Если количество единиц во множителе

больще количества нулей, то дл  получени  произведени  берут пр мой код множимого А, справа от которого приписываетс  столько нулей, сколько разр дов содержит любой из сомножителей. Из полученного числа последовательно вычитают пр мой код множимого А и пр мой код чисел, полученных путем сдвига множимого Л влево на число разр дов, на единицу меньщее номеров тех разр дов, которые содержат нули во множителе В (начипа  с младщего разр да).

Полученное таким образом число  вл етс  произведением двух чисел (первый алгоритм ).

Если количество нулей во множителе больше количества единиц, то дл  получени  произведени  берут пр мой код множител  В, справа от которого приписываетс  столько нулей, сколько разр дов содержит любой из сомножителей. Из полученного числа последовательно вычитают пр мой код множител  В и обратный код чисел, полученных путем сдвига множимого А влево на число разр дов , на единицу меньшее номеров тех разр дов , которые содержат единицы во множителе В (начина  с младшего разр да).

Полученный результат  вл етс  произведением двух сомножителей второй алгоритмы.

Пусть, например, даны множимое Л 100001, множитель 6 101101. Поскольку в множителе В единиц больше, чем нулей, используем первый алгоритм:

а)берем пр мой код множимого 100001;

б)справа от множимого А приписываем столько нулей, сколько разр дов содержит любой из сомножителей,- 100001000000;

в)из полученного числа носледовательно вычитаем пр мой код множимого Л

100001000000 (-) 100001

100000011111

нр мой код чисел, полученных цутем сдвига мнол имого А влево на число разр дов, на единицу меньшее номеров тех разр дов, которые содержат нули во множителе В (в данном случае, таковыми  вл ютс  второй и п тый разр ды)

100000011111 (-) 1000010

11111011101,

где 1000000 - число А, сдвинутое на один разр д влево,

11111011101 (-) 1000010000

lOlliaOllOl,

где 1000010000 - число А, сдвинутое на четыре разр да влево.

Результат умножени  - 10111001101.

Пусть теперь даны множимое Л 110101 и множитель В 110000. Поскольку в множителе В число нулей больше, чем число единиц , используем второй алгоритм:

а)берем пр мой код множител  В 110000;

б)справа от множител  В приписываем столько нулей, сколько разр дов содержит любой из сомножителей 110000000000;

в)из полученного числа последовательно вычитаем пр мой код мнол ител  В

110000000000 (-) 110000

101111010000

обратный код чисел, полученных путем сдвига множимого Л влево на число разр дов , на единицу меньшее номеров тех разр дов , которые содержат единицы во множителе В (таковыми  вл ютс  п тый и -шестой разр ды):

101111010000

(-) 10100000,

где 10100000-число Л, сдвинутое на п ть разр дов влево;

101100110000

(-)

101000000

100111110000,

где 101000000 - число Л, сдвинутое на п ть

разр дов влево.

Результат умножени  -100111110000. Схема устройства изображена на чертеже. Устройство содержит параллельный сумматор 1, содержащий п старших и п младших

разр дов; регистр 2 множимого (на п разр дов ); регистр 3 множител  (также на п разр дов ); схему 4 анализа разр дов (множител ); вентили 5 и 6; счетчик 7; дешифратор 8; схемы 9 и 10 формировани  импульсов считывани  (используемые при реализации первого и второго алгоритмов соответственно); схему 11 сдвига; схемы 12 и 13 управлени  дл  считывани  в сумматор 1 пр мых кодов множител  и множимого соответственно; вентили 14, 15 и 16; управл ющие триггеры 17 и 18; генератор 19 импульсов; триггер 20; элемент 21 задержки; шину 22 запуска. Устройство работает следующим образом. После приема множимого на регистр 2 через вход 23 и множител  на регистр 3 через вход 24, по шине 22 поступает импульс запуска устройства, который устанавливает в единичное состо ние триггер 18, тем самым разреша  прохождение через вентиль 16 импульсов с генератора 19 на счетчик 7 и дешифратор 8. Одновременно импульс запуска поступает на схему 4 анализа разр дов множител . Работа схемы анализа заключаетс  в определении преобладани  числа единиц

над числом нулей в регистре множител , либо числа нулей над числом единиц. Если число единиц во множителе больше числа нулей, то умножение выполн етс  по первому алгоритму , если наоборот-по второму. При равном

количестве единиц и нулей во множителе (при четном п) может использоватьс  любой алгоритм. Схема анализа разр дов множител  может быть комбинационной. Сигнал с выхода схемы 4 подаетс  на единичный вход триггера 20, который разрешает прохождение импульса запуска, задержанного на элементе 21 задержки, либо через вентиль 5 (если единиц во множителе больше, чем нулей), либо через вентиль 6 (в противном случае).

В первом случае импульс запуска с выхода вентил  5 поступает на схему 13 управлени , считыва  значени  пр мого кода множимого с регистра 2 в /г старших разр дов сумматора 1. Одновременно пр мой код множимого , инвертиру сь дл  вычитани , считываетс  в п младших разр дах сумматора 1.

При этом одновременно на все единичные входы п старших разр дов сумматора с задержкой , равной времени установлени  переходных процессов в этих разр дах, проходит импульс, который считывал значение множимого . Тем самым проводитс  вычитание из значений пр мого кода множимого, сдвинутого влево на п разр дов, значений несдвинутого пр мого кода множимого. Одновременно импульс запуска устанавливает в нуль триггер 20.

Во втором случае импульс запуска с выхода вентил  6 поступает на схему 12 управлени , считыва  значение пр мого кода множител  с регистра 3 в /г старших разр дов сумматора 1 и значение обратного кода множител  в п младших разр дов сумматора. С приходом импульса на единичные входы старших разр дов сумматора 1 выполн етс  операци  вычитани  из значени  пр мого кода множител , сдвинутого на п разр дов влево, значений несдвинутого пр мого кода множител , а также подтверждаетс  установка триггера 20 в нулевое состо ние.

Одновременно импульс запуска устанавливает в единичное состо ние управл юший триггер 17 в случае, когда число единиц во множителе больше числа нулей, или в нулевое состо ние в обратном случае, разреша  тем самым прохождение импульсам с дешифратора 8 через вентили 15 или 14 соответственно на схемы 9 или 10.

Особенность работы счетчика 7 и дешифратора 8 заключаетс  в том, что импульсы с выхода дешифратора следуют с периодом, равным времени сложени  (вычитани ) одного двоичного числа в сумматоре 1. Это определ етс  соответствуюндей коммутацией выходпых шин дешифратора (т. е. выходные шины могут коммутироватьс  в сборки через одну , две, три и т. д., в зависимости от времени сложени  - вычитани  числа в сумматоре ).

Первый импульс, проход ший через вентиль 15 при большем числе единиц во множителе или через вентиль 14 (в обратном случае ) поступает соответственно на вход либо схемы 9, либо схемы 10, которые управл ютс  регистром 3.

В первом случае данный импульс, последовательно проход  через вентили сквозного переноса схемы 9, управл емые с единичных выходов разр дов регистра 3, отыскивает первый , наход ш;ийс  в нулевом состо нии разр д этого регистра, устанавливает его в единичное состо ние и поступает с выхода схемы 9, соответствуюшей перебрасываемому разр ду, на вход схемы 1 сдвига. С помощью

схемы 11 импульс считывает в сумматор 1 значени  пр мого кода множимого, сдвинутого влево на число разр дов, на единицу меньшее номеров тех разр дов, которые содержат нули во множителе.

Сдвиг осушествл етс  за счет соответствуюш ,ей коммутации потенциальных выходов разр дов регистра 2 множимого с импульсными выходными шинами схемы 9, в соответствии с изложенным принципом получени  произведени  по первому алгоритму.

В втором случае импульс, последовательно проход  через вентили сквозного переноса схемы 10, управл емые с нулевых выходов

разр дов регистра 3, отыскивает первый наход ш ,ийс  в единичном состо нии разр д этого регистра, перебрасывает его в нулевое состо ние и поступает с выходной шины схемы 10, соответствующей перебрасываемому разр ду , на вход схемы И. С помощью этой схемы импульс считывает в сумматор 1 значени  обратного кода множимого сдвинутого, влево па число разр дов, на единицу меньшее номеров тех разр дов, которые содержат единицы во множителе.

Сдвиг осуществл етс  за счет соответствующей коммутации потенциальных выходов разр дов регистра множимого с импульсными выходными шинами схемы 10, в соответствии с

изложенным принципом получени  произведени  по второму алгоритму.

Следующий импульс с дешифратора 8, поступа  на вход схемы 9 или 10, проводит аналогичные действи .

Схемы 9 и 10 работают до тех пор, пока не будут установлены в единичные состо ни  все разр ды регистра множител  в первом случае, либо в нулевое состо ние во втором случае.

При это.м очередной импульс с выхода дешифратора 8, пройд  сквозным переносом через вентили схем 9 или 10, поступает на триггер 18 дл  установки его в «нулевое состо ние , тем самым прекраща  работу устройства .

Произведение двух сомножителей формируетс  на сумматоре 1.

Таким образом, врем  выполнени  операции умножени   вл етс  «плавающим, от своего минимального значени  при значении множител  000....О либо 111... 11, до максимального , при условии равного количества единиц и нулей во множителе.

Предмет изобретени 

Устройство дл  умножени  двоичных чисел, содержащее регистр множимого, выходы которого соединены с входами схемы сдвига,

регистр множител , выходы которого соединены с входами схемы анализа разр дов, генератор импульсов, выход которого соединен через первый вентиль с входами счетчика и дешифратора, входы последнего соединены

с выходами счетчика, первый управл ющий

триггер, выход которого соединен с входом первого вентил , а вход соединен с шиной запуска , соединенной с входом анализа разр дов , триггер, выходы которого соединены с входами второго и третьего вентилей, второй управл ющий триггер, выходы которого соединены с входами четвертого и п того вентилей , параллельный сумматор, элемент задержки , схемы управлени  и схемы формировани  импульсов считывани , отличающеес   тем, что, с целью повышени  быстродействи , выход схемы анализа разр дов соединен с входом триггера, выход второго вентил  соединен с первым входом второго управл ющего триггера и с входом первой схемы управлени , выход третьего вентил  соединен с вторым входом второго управл ющего триггера и с входом второй схемы управлени , входы первой и второй схем управлени  соединены с выходами регистров множимого и множител  соответственно, выходы обеих схем

управлени  соединены с входами параллельного сумматора, соединенными с выходами схемы сдвига, выходы четвертого и п того вентилей соединены с входами первой и второй схем формировани  импульсов считывани ,

входы которых соединены с соответствующими выходами регистра множител , а выходы соединены с входами схемы сдвига и с вторым входом первого управл ющего триггера, входы четвертого и п того вентилей соединены с выходами дещифратора, входы второго и третьего вентилей соединены через элемент задержки с шиной запуска.