SU911522A1 - Цифровой функциональный преобразователь - Google Patents

Description

(5) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОбРАЗОВАТЕЛЬ

I

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  аппаратной реализации операции вычислени  квадратных корней из аргумента и его куба в различных устройствах и системах автоматики, телемеханики и телеизмерени  и контрол , автоматического управлени  и т.д.

Известно цифровое устройство дл  вычислени  квадратного корн , содержащее -сумматоры, регистры З

Однако устройство не предназначено дл  одновременного вычислени  квадратного корн  также из куба аргумента .

Наиболее близким По технической сущности к предлагаемому  вл етс  устройство дл  вычислени  элементарных функций, содержащее четыре од- норазр дных сумматора-вычитател ., четыре регистра (четвертый регистр  вл етс  блоком сдвига) блок пам ти, блок анализа анака.и блок управленй , первые выходы первого, второго и третьего регистров соединены соответственно с первыми входами первого , второго и четвертого сумматоров-вычитателей , выходы которых соединены соответственно с первыми входами этих регистров, второй выход первого регистра соединен с первым входом блока анализа,на второй вход которого подсоединен второй выход третьего регистра, второй выход второго регистра соединен с входом четвертого сдвигающего регистра, лервый выход блока пам ти соединен с вт( входами первого

1S и Второго сумматоров-вычитателей, второй выход блока пам ти соединен с первым входом третьего сумматора-вычитател , на второй вход которого подсоединен выход четвертого

20 сдвигающего регистра,на управл ющие входы первого, второго и третьего сумматоров-вычитателей подсоединен первый выход блока анализа, второй выход которого соединен с управл ющим входом четвертого сумматора-вычитател , выход третьего сумматоравычитател  соединен с вторым входом четвертого сумматора-вычитател , выходы блока управлени  соединены соответственно с управл ющими входа ми всех регистров и входом блока па м ти 2. Устррйство предназначено дл  вычислени  либо квадрата аргумента X, либо дл  вычислени  квадратного корн  из аргумента X. Недостатком этого устройства  вл етс  его ограниченные функциональ ные возможности, поскольку оно не предназначено дл  вычислени  квадра ного корн  из аргумента в третьей с пени . Цель изобретени  - расширение класса решаемых задач за счет возможности вы числени  как функции у X, так и функции у УЗГ Поставленна  цель достигаетс  тем, что е преобразователь, содержащий три регистра, четыре сумматора-вычитател , блок пам ти, блок синхронизации, дешифратор нул  и первый блок сдвига, причём выходы первого, второго и третьего сумматоров-вычитателей соединены соответственно с входами первого, второго и третьего регистров, выходы младшего разр да каждого из которых соединены с первыми входами соответствующих сумматоров-вычитателей,первый выход блока пам ти соединен с первым входом четвертого сумматоравычитател , выход которого соединен со втар««м входом первого сумматоравычитател , второй выход блока пам ти соединен со вторым входом второго сумматора-вычитател , выходы разр дов первого регистра соединены с вхо дами дешифратора нул , первый тактовый выход блока синхронизации соединен с управл ющими входами первого , второго, третьего регистров,блок пам ти, первый выход первого блока сдвига соединен со вторым входом чет вертого сумма тора-еыч14тател , дополнительно введены четыре сумматоравычитател , второй блок CRBtftra и четвертый регистр, выход младшёУо разр да которого соединен с первым в}(одом п того сумматора-вычитател , выход которого соединен с входом чет вертого регистра, 1Выход разр дов которого соединен с входом второго бло ка сдвига, выход которого соединен с первым входом шестого сумматоравычитател , второй вход которого подключен к третьему выходу блока пам ти, второй выход первого блока сдвига соединен с первым входом седьмого сумматора-вычитател , второй вход которого соединен с выходом шестого сумматора-вычитател , выход седьмого суммагора-вычитател  соединен со вторым входом третьего сумматора-вычитател , первый выход блока пам ти соединен с первым входом восьмого сумматора-вычитател , первый выход первого блока сдвига соединен со вторым входом восьмого сумматоравычитател , выход которого соединен со вторым входом п того сумматора-вычитател , первый выход дешифратора нул  соединен с входами управлени  седьмого и восьмого сумматоров-вычитателей , а второй - с входом останова блока синхронизации, первый и второй тактовые выходы которого соединены с управл ющими входами четвертого регистра и второго блока сдвига соответственно. На чертеже представлена блок-схема преобразовател . Преобразователь содержит сумматоры-вычитатели 1-8,регистры 9-12,блоки 13 и И сдвига, блок 15 пам ти, дешифратор 16 нул , блок 1/ синхронизации , вход 18 аргумента, вход 19 запуска, выходы 20 и 21. Сумматоры-вычитатели 1-8 могут быть реализованы в виде одноразр дной комбинационной схемы сложени -вычитани . Блоки сдвига ТЗ и И могут быть реализованы в виде матричных сдвигателей либо в виде сдвигающих регистров и сумматора. Блок 15 пам ти выполнен в виде одностороннего запоминающего устройства, причем по одному адресу (номеру итерации i) записаны три слова: константа вида .(первый выход), константа вида 2 (второй выход) и константа вида 2--VI (третий выход) , а выборка их производитс  одновременно каждым тактовым импульсом поразр дно. Дешифратор 16 нул  предназначен дл  определени  оператора q и сигнала остановки процесса вычислени  при равенстве нулю коди в регистре 9Он имеет три выхода (содержание регистра 9 больше, меньше или равно нУлю), которые через элементы И (на

591

вторые входы которых подаетс  импульс конца итерации) соответственно соединены с триггером (выход которого  вл етс  первым выходом дешифратора 16) и со вторым выходом дешифратора 16. Блок 17 предназначен дл  синхронизации работы всех блоков устройства и может быть реализован в виде схемы , содержащей управл ющий генератор тактовых импульсов, элементы И и ИЛИ, cчetчики, дешифраторы, триггеры и элементы задержки. Блок 17 имеет два выхода, первый из которых

isYv v-nY- -7 -7 J V

iVi i , .. t iJ

q,j sig n y

Zj + q.X.-2-2-:+ Vx

Zo 0; Z.,v X Vr

,, ,- + + q|2 ;

Uo- O; U.,V - U

Цикл вычислени  состоит из i итераций, максимальное число которых равно п, где n - число разр дов аргумента . Все соотношени  алгоритма вычисл ютс  параллельно. Каждое соотношение алгоритма в одной итерации вычисл етс  последовательно за

тактов, где m Iog,,n { - чис- зо 15 выдаетс  последовательность такло дополнительных защитных разр дов дл  компенсации погрешности усечени  чисел при сдвиге. Значение у- вычисл етс  в cy waTopax-вычитател х 1 и . Логическое условие YJ О определ етс  в дешифраторе 16 нул . Значение Z вычисл етс  е сумматорахвычитател х 5 и 8; значение Х- - в сумматоре-вычитателе 2; значение Щ в сумматорах-выуитател х 3,.6 и 7; значени  Щ22 и Х.-32 получаютс  в блоке 13 сдвига (первый и второй выходы..соответственно); знам,ение Zj32 - в блоке 14 сдвига Цифровой преобразователь работает следующим образом. Первовчально все регистры 9-12 .устанавливаютс  а нулевое состо ние. По входу 18 на регистр 9 подаетс  код аргумента X, по входу 19 - стартовый импульс, который запускает управл емый генератор тактовых импульсов в блоке 17 синхронизации, и с выходов последнего на регистры 9-12, блоки 13 и 14 сдвига и бдок 15 пам ти начинают поступать тактовые импульсы В любой i-ой итерации на блоки 13 и 14 сдвига и блок 15 пам ти выда15226

соединен с входом блока 15 пам ти и управл ющими входами регистров 912, а второй - с вх одами блоков 13 и 1 сдвига, на которые подаетс  импульс

S конца итерации дл  сдвига предыдущего содержани .

Процесс вычислени  квадратного корн  из аргумента и его куба осуществл етс  следующим образом.

10 Процесс вычислени  основан на одновременное решении в итерационном процессе систе «й разностных рекуррентных cootнoшeний

+1 при yi О

, i - 0,1,2,... ,п

, 1-1 при у О

Claims (2)

1. етс  импульс сдвига, который определ ет величину сдвига и адрес констант 2S в данной итерации. В первой итерации сдвиг в блоках 13 и 1 сдвигу не выполн етс . Сдвиг в блоках 13 и 14 производитс  за один такт. Затем на .регистры 9-12, блоки 13 и 1 и блок товых импульсов дл  продвижени  содержаний названных блоков на сумматоры-вычитатели 1-7. Результаты операций каждой итерации поступают с выходов сумматоров-вычитателей 1-3 и 5 младшими разр дами вперед в освобождающиес  старшие разр ды при продвижении содержаний регистров 9-12.и продвигаютс  к началу (в сторону младших разр дов) этих регистров . После выполнени  n + m тактов в регистрах 9-2 содержатс  результаты i-ой итерации. С регистра 9 на вход дешифратора 16 поступает значение у-, которое сравниваетс  с нулем . На первом выходе дешифратора 16 формируетс -значение цифры оператора О дл  следующей итерации При у 0 значение q +1, У; О значение -1. Эти чени  определ ют режим работы сумматоров-вычитателей 2,4,7 и 8. При q- 4-1 сумматоры-вычитатели работают в режиме сложени , при о: -1 их режим мен етс  на вычитание.Сумматор-вычитатель 1 работает только в режиме вычитани , а сумматоры-вычитатели и 6 работают только в режиме сложени . При выполнении услови  у О (т.е. при нулевом содержании в регистре 9) в дешифраторе 16 нул  формируетс  сигнал останова (на втором выходе) и блок 7 прекрашает выдгеать тактовые импульсы, поскольку, процесс вычислени  закончен. При этом в регистре 10. (на выходе 20) со держитс  значение функции yiT, , а в регистре 11 (на выходе 21) содержит с  значение функции -/Т Дл  больотнства значений аргумента X требуе мое количество итераций значительно меньше п. Дл  получени  точности меньше половины последнего разр да П только дл  одного значени .X требуетс  выполнить итерацию.Основ ное число итерамий равно 6-10 дл  П 12. Достоинством предложенного преобразовател  по отношени к известному  вл етс  то, что он позвол ет сократить число итераций в одном цикле вычислени  дл  большинства значений аргументов X, что повыша т производительность вычислений. Все схемотехнические решени  данного преобразовател   вл ютс  ст дартными в цифровой вычислительной технике и выпускаютс  промышленностью в интегральном исполнении. Данный преобразователь может быть изготовлен в виде одной {iHC. Формула изобретени  Цифровой функциональный преобразователь , содержаи(ий три регистра, четыре сумматора-вычитател , блок пам ти, блок синхронизации, дешифратор нул  и первый блок сдвига,при чем выходы первого, второго и треть го сумматоров-вычитателей соединены соответственно с входами первого, второго и третьего регистров выходы младшего разр да каждого из которых соединены с первыми входами соответ ствующих сумматоров-вычитателей, первый выход блока пам ти соединен с первым входом четвертого сумматор вычитател , выход которого соединен со вторым входом первого сумматоравычитател , второй выход блока пам  ти соединен со вторым входом второг 9 - 8 сумматора-вычитател , выходы разр дов первого регистра соединены с входами дешифратора нул , первый тактовый выход блока синхронизации соединен с управл ющими входами первого, второго, третьего регистров, блока пам ти, первый выход первого блока сдвига соединен со вторым входом четвертого сумматора-вычитател , отличающийс  тем, что, с. целью расширени  класса решаемых задач за счет возмо))а4ости вычислени  как Дункции у X , так и функции у «Vx, в него введены четыре сумматора-вымитател , второй блок сдвига и четвертый регистр , выход младшего разр да которого соединен с первым входом п того сумматора-вычитателй, выход которого соединен с входом четвертого регистра, выход разр дов которого соединен с входом второго блока сдвига, выход которого соединен с первым входом шестого сумматора-вычитател , второй вход которого подключен к третьему выходу блока пам ти, второй выход первого блока сдвига соединен с первым Входом седьмого сумматора-вычитател , второй вход которого соединен с выходом шестого сумматора-вычитател , выход седьмого сумматора-оычитател  соединен со вторым входом третьего сумматора-вычитател .первый выход блока пам ти соединен с первым входом восьмого сумматора-вычитател , первый выход первого блока сдвига соединен со вторым входом восьмого сумматора-вычитател , выход которого соединен со вторым входом п того сумматора-вычитател , первый выход дешифратора нул  соединен с входами управлени  седьмого и восьмого сумматоров-вычитателей, а второй выход - с входом останова блока синхронизации, первый и второй тактовые выходы которого соединены с управл ющими входами четвертого регистра и второго блока сдвига соответственно . Источники информации, прин тые во внимание при экспертизе 1.IEEE Transon Conputers. 1972, V 21, tf 8, p. 837-8«7.
2. 2.Авторское свидетел эство СССР tP 553612, кл. G Об F 7/38, 1975 (прототип).