SU1070545A1 - Вычислительное устройство - Google Patents

Abstract

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее три регистра сдвига,два . сумматора., два триггера, три элемента ИЛИ, два элемента И, два триггера задержки, причем выход первого регистра сдвига соединен с первым входом первого сумматора, выход которого соединен с информационным входом первого регистра сдвига, выход второго регистра сдвига соединен с первым входом первого элемента ИЛИ. и с первым входом второго сумматора , вьрсод которого соединен с информационным входом второго регистра сдвига, выход третьего регистра сдвига соединен с входом сброса первого триггера и с первым входом второго элемента ИЛИ, выход которого соединен с первым входом первого элемента И, инверсньай выход первого триггера соединен с вторым входом первого элемента И, выход которого соединен с информационным входом первого триггера задержк 1, выход третьего элемента ИЛИ соединен с первым входом второго элемента И, отличающеес  тем, что, с целью расширени  функциональных возможностей путем получени  возможностей выполнени  операции извлечени  кубического корн  нар ду с выполнением операции возведени  в куб, в него введены третий сумматор, блок сравнени , коммутатор , блок задани  аргумента, . третий, четвертый, п тый элементы И, третий триггер задержки, блок управлени , содержащий генератор тактовых импульсов, распределитель импульсов, генератор одиночных импульсов, коммутатор , элемент НЕ и элемент задержки, причем выход генератора тактовых импульсов соединен с входом распределител  импульсов и с входом синхронизации блока сравнени , выход п-1-го разр да распределител  импульсов соединен с информационным входом генератора одиночных импульсов, выход п-го разр да распределител  импульсов- соединен с первым входом п того элемента И и входом сброса блока сравнени , выход первого разр да распределител  импульсов соединен с вторым входом ® первого элемента ИЛИ, выход (n-l)-ro разр}зда распределител  импульсов соединен через элемент задержки с вторым входом второго элемента И, выход генератора одиночных импульсов соединен с информационньи входом второго триг- 2 гера, вход управлени  генератора одиночных импульсов соединен с первым выходом коммутатора блока, управл ющий вход коммутат ора блока через элемент НЕ соединен с нулевой шиной устройства, второй выход коммутатора блока соединен спервым входом сл третьего элемента ИЛИ и с управл 1 сл ющими входами первого, второго и третьего регистров сдвига, выходы с первого по п-й разр ды распределител  импульсов соединены соответственно с входами блока задани  аргумента , второй вход первого сумматора соединен с выходом третьего элемента И, первый вход которого соединен с выходом первого элемента ИЛИ, второй вход второго сумматора соединен с выходом четвертого элемента И, первый вход которого соединен с выходом третьего сумматора, первый и второй входы которого соединены с выходами первого и третьего триггеров задержки соответственно, инфор

Description

мационный вход третьего регистра сдвига соединен с выходом третьего триггеразадержки, информационный вход которого соединен с выходом первого триггера задержки, вход синхронизации которого соединен с входами синхронизации второго и третьего триггеров задержки, с входами синхрониз-ации первого, второго и третьего регистров сдвига, с входом синхронизации блока сравнени , пр мой выход первого триггера соединен с информационным входом второго триггера задержки, выход которого соединен с вторым входом второго элемента ИЛИ, информационный вход первого триггера соединен с выходом п того элемента И, пр мой выход второго триггера соединен с вторыми входами третьего, четвертого и п того элементов И, вход сброса второго триггера соединен с выходом второго элемента И, первый и второй выходы блока сравнени  соединены соответственно с вторым и третьим входами третьего элемента ИЛИ, входы ввода данных первого, второго и третьего регистров сдвига соединены с нулевой шиной устройства, первый и второй информационные входы блока сравнени  соединены соответственно с выходами ко «1мутатора устройства и блока задани  аргумент а, пер вый и второй входы коммутатора устройства соединены с выходами первого сумматора и первого элемента И соответственно.

Изобретение относитс  к автомати ке и вычислительной технике и может быть использовано в цифровых системах управлени  и в устройствах воспроизведени  функциональной зависумости . Известно устройство дл  возведени  в куб, содерж идее три регистра, два сумматора, две группы элементов И, элемент ИЛИ, элемент задержки , вычитающий счетчик и блок управлени  С1 .. Недостаток данного устройства за ключаетс  в относительной сложности его реализации. Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  возведени  в куб, со держащее три регистра сдвига, два сумматора, два триггера, три элёмен та ИЛИ, два элемента И, два триггера задержки, причем выход первого регистра сдвига соединен с первым входом первого сумматора, выход которого соединен .с информационным входом первого регистра сдвига, выход второго регистра сдвига соедине с первым входом первого элемента ИЛ и с первым входом второго сумматора выход которого соединен с информаци онным входом второго регистра сдвига , выход третьего регистра сдвига соединен с входом сброса первого триггера и с первым входом второго элемента ИЛИ, выход которого соединен с первым входом первого элемента И, инверсный выход первого тригг ра соединен с вторым входом первого элемента И, выход которого соединен с информационным входом первого три гера задержки, выход третьего элемента ИЛИ соединен с первым входом второго элемента И С23. Недостаток известного устройства заключаетс  в ограниченных функциональных возможност х, которые не позвол ют вычисл ть кубический корень. Цель изобретени  - расишрение функциональных возможностей Устройства за счет получени  возможности выполнени  операции извлечени  кубического корн  нар ду с выполнением операции возведени  в куб. Поставленна  цель достигаетс  тем, что в вычислительное устройство, содержащее три регистра сдвига, два сумматора, два триггера, три элемента ИЛИ, два элемента И, два триггера задержки, причем выход первого регистра сдвига соединен с пер.вым входом первого сумматора, выход которого соединен с информационным входом первого регистра сдвига, выход второго регистра сдвига соединен с первым входом первого элемента ИЛИ и с первым входом второго сумматора, выход которого соединен с информационным входом второго регистра сдвига , выход третьего регистра сдвига соединен с входом сброса первого триггера и с первым входом второго элемента ИЛИ, выход которого соединен с первым входом первого элемента И, инверсный выход первого триггера соединен с вторым входом первого элемента , выход которого соединен с информационным входом первого триггера задержки, выход третьего элемента ИЛИ соединен с первым входом второго элемента И, введены третий сумматор, блок сравнени , коммутатор , блок задани  аргумента, тре- . тий, четвертый, п тый элементы И, . ; третий триггер задержки, блок управ лени , содержащий генератор тактовы импульсов, распределитель импульсов генератор одиночных импульсов, коммут .атор, элемент НЕ и элемент задержки , причем выход генератора тактовы импульсов соединен с входом распределител  импульсов и с входом синхронизации блока сравнени , выход (n-l)-ro разр да распределител  импульсов соединен с информационным входом генератора одиночных импульсов , выход п-го разр да распределител  импульсов соединен с первым входом п того элемента И и входом сброса блока сравнени , выход перво го разр да распределител  импульсов соединени  с вторым входом первого элемента ИЛИ, выход (n-l)-ro разр д распределител  импульсов соединен через элемент задержки с вторым вхо дом второго элемента И, выход 1 екератора одиночных импульсов соедкнен с информационным входом второго триггера, вход управлени  генератор одиночных импульсов соединен с первы выходом коммутатора блока, управл ющий вход коммутатора блока через эл мент НЕ соединен с нулевой шиной ус ройства, второй выход коммутатора блока соединен с первым входом третьего элемента ИЛИ и с управл гацими входами первого, второго и третьего регистров сдвига, выходы с первого . по п-й разр ды распределител  импуль сов соединены соответственно с входа ми блока задани  аргумента, второй вход первого сумматора соединен с выходом третьего элемента И, первый вход которого соединен с выходом пер вого элемента ИЛИ, второй вход второ го сумматора, соединен с выходом чет вертого элемента И, первый вход которого соединен с выходом третьего .сумматора, первый и второй входы которого соединены с выходами первого и третьего триггеров задержки соответственно , информационный вход третьего регистра сдвига сгоединен с выходом третьего триггера задержки, информационный вход которого соединен с выходом первого триггера задержки , вход синхронизации которого соединен с входами синхронизации второго и третьего триггеров задержки , со входами синхронизации первого , второго и третьего регистров сдвига, с входом синхронизации блока сравнени , пр мой выход первого триг гера соединен с информационным входом второго триггера задержки, выход которого соединен с вторым входом второго элемента ИЛИ, информадионный вход первого триггера соединен с выходом п того элемента И, пр мой выход второго триггера соединен с вторыми входс1ми третьего, четвертого и п того элементов И, вход сброса второго триггера соединен с выходами второго элемента И, первый и второй выходы блока сравнени  соединены соответственно с вторым и третьим входс ми третьего элемента, ИЛИ, входы ввода данных, первого, второго и третьего регистров сдвига соединены с нулевой шиной устройства, первый и второй информационные входы блока сравнени  соединены соответственно с выходами коммутатора устройства и блока задани  аргумента, первый и второй входы коммутатора устройства соединены с выходами первого сумматора и первого элемента И соответственно. На фиг.1 изображена структурна  схема вычислительного устройства; на фиг.2 - структурные схемы блока задани  аргумента и блока управлени . Вычислительное устройство содержит три регистра 1-3 сдвига, три сумматора .4-6, S-триггер 7, RS-триггер 8, три элемента ИЛИ 9-11, п ть элемен .тов И 12-16, три триггера 17-19 задержки , блок 20 задани  аргумента, блок 21 сравнени , блок 22 управлени  и коммутатор 23. Блок 20 задани  аргумента содержит коммутатор 24 и элемент ИЛИ 25, выход 26. Блок 22 управлени  содержит генератор 27 тактовых импульсов, распределитель 28 импульсов, генератор 29 одиночных импульсов, коммутатор 30, элемент НЕ 31 и элемент 32 задержки на длительность тактового импульса, йлход генератора 27 тактовых импульсов соединен с входом распределител  28 импульсов и  вл етс  первым выходом 33 блока 22 управлени . Выход п-го и первого разр дов распределител  28 импульсов соединены соответственно шинами 34 и 35 с вторым и третьим выходами блока 22 управлени . Выход (п-1)-го разр да распределител  28 импульсов соединен с информационным входом генератора 29 одиночных импульсов и через элемент 32 задержки - с четвертым выходом 36 блока 22 управлени , п тый выход .37 которого соединен с выходом генератора 29 одиночных импульсов, вход управлени  которого соединен с первым выходом коммутатора 30, вход которого через элемент НЕ 21 соединен с нулевой шиной устройства. Второй выход коммутатора 30 соединен с шестым выходом 38 блока 22 управлени . Выходы с первого по п-й разр ды распределител  28 импульсов  вл ютс  седьмой группой выходов 39 блока.22 управлени . Шлчислительное устройство работает следующим образом. В исходном состо нии на шестом выходе 38 блока 22 управлени  действует сигнсШ логической единицы, который поступает на управл ющие входы регистров 1-3 сдвига и устанавливает их в нулевое состо ние, поскольку н их входах ввода данных действует си нал логического нул  с нулевой шины устройства. Сигнал логической едини цы на шестом выходе 38 блока 22 управлени  формируетс  с помощью комм татора 30. В исходном состо нии ком мутатор 30 подключает выход элемента НЕ 31 к шине шестого выхода 38 блока 22 управлени  (фиг.2).Сигнал логической единицы шестого выхода 38 блока 22 управлени  через элемент ИЛИ 11 открывает элемент И 13, через который на вход сброса тригге ра 8 поступает последовательность импульсов четвертого выхода блока 22 управлени , на п том выходе кото рого действует сигнал логического нул . Триггер 8 устанавливаетс  в нулевое состо ние и блокирует сигна лом пр мого выхода элементы И 14-16 Триггер 7 устанавливаетс  в нулевое состо ние нулевым сигналом выхода регистра 3 сдвига. Таким образом в исходном состо НИИ регистры 1-3 сдвига, а также триггеры 7 и 8 наход тс  в нулевом состо нии. Из сигналов генератора 27 тактовых импульсов распределитель 28 импульсов формирует на п выходах (и количество разр дов регистров 1 и 2 п последовательностей импульсов дли тельностью Т , периодом Tsn.f и сдвинутых друг относительно друга . на врем  С 1/, где f - частота тактовых импульсов. С помощью коммутатора 24 блока 2 задани  аргумента набирают требуемый двоичный код аргумента. Коммутатор 24 подключает в единичных разр дах п-разр дного двоичного кода аргумента соответствующий выход распредели тел  28 импульсов к входу элемента ИЛИ 25, на выходе которого форми руетс  последовательный двоичный код заданного значени  аргумента. С помощью коммутатора 23 устанав ливают вид выполн емой операции. В режиме возведени  в куб комг татор 23 подключает к первому информацион ному, входу блока 21 сравнени  выход элемента И 12, а в режиме вычислени  кубического корн  - выход сумматора 4 . Рассмотрим работу устройства в режиме возведени  в куб. В этом режиме устройство дл  возведени  в куб реализует следующие операции: .й ( 6, d 6,+бХ.. (2) in к 1. ,(3) где ЛХ.1; X ik - значение аргумента на k шаге вычислени j значение функции на k и k-1 шагах вычислени . После установки в блоке 20 задани  аргумента двоичного кода заданного значени  аргумента и установки режима работы с помощью коммутатора 23 осуществл етс  пуск устройства посредством коммутатора 30 блока 22 управлени . Переключение коммутатора 30 в режим вычислений обеспечивает поступление сигнала логической единицы с выхода элемента НЕ 31 на вход управлени  генератора 29 одиночных импульсов, который формирует из последовательности импульсов (п-1)-го разр да распределител  28 импульсов одиночный импульс, поступающий по шине на п тый выход 37 блока 22 управлени  и на информационный вход триггера 8. Триггер 8 устанавливаетс  в единичное состо ние, в котором сигнал логической единицы его пр мого выхода откр ывает элементы И 14-16. Элемент И 16 подключает информационный вход триггера 7 к второму выходу блока 22 управлени , на котором -действует последовательность импульсов п-го разр да распределител  28 импульсов. Каждый импульс этой последовательности определ ет конец одного шага вычислений. За один шаг вычислений содержимое регистра 3 сдвига увеличиваетс  на единицу. Регистр 3 сдвига имеет п-2 двоичных разр дов и дополн етс  триггералш 17 и 19 задержки на такт до п разр дов . В регистре 3 сдвига формируетс  текущий двоичный код аргумента X согласно, соотношению (3). Рассмотрим работу регистра 3 сдвига на k-M шаге вычислений в течение п-тактов, так как предыдущие и все последующие шаги вычислей1ий выполн ютс  аналогичным образом. Триггер 7 устанавливаетс  в единичное состо ние в п-м такте k-1 шага вычислений импульсом второго выхода блока 22 управлени  К моменту первого такта следующего k-ro шага на выходе триггера 18 задержки на такт формируетс  сигнал логической единицы, который через элемент ИЛИ 10 поступает на первый вход элемента И 12, закрытого сигналом логического нул  инверсного выхода триггера 7. Возврат триггера 7 в нулевое состо ние обеспечивает первый нулевой сигнал в любом разр де, начина  с младшего двоичного кода, который сдвигаетс  с выхода регистра 3 сдвига под действием тактовых импульсов первого выхода блока 22 управлени . Например, если рассматриваетс  восьмой шаг (), то с выхода регистpa 3 сдвига сдвигаетс  двоичный код 0111 (). В этом случае триггер 7 сброситс  в нулевое состо ние нулевым сигналом четвертого разр да двоичного кода, сдвигаемого с выхода регистра 3 сдвига. Возврат триггера 7 в нулевое состо ние приводит к формированию на выходе элемента И 12 импульсного сигнала благодар  действию на выходе триггера 18 задержки в течение такта сигнала логической единицы предыдущего состо ни  триггера 7. В результате в регистр 3 сдвига через триггеры 17 и 19 задержки вместо двоичного кода 0111 (семь) записываетс  код двоичный (восемь) 100, соответствующий номеру текущего шага вычислений . Таким образом двоичный код в регистре 3 сдвига на каждом шаге вычислений увеличиваетс  на единицу и на выходе элемента И 12 формируетс  последовательный двоичный код,соответству1Ыдий текущему номеру шага вычислений или текущему значению аргумента .

На выходах триггеров 17 и 19 задержки формируютс - сдвинутые соответственно на такт и на два такта последовательные двоичные коды текущего значени  аргумента. Сумматор 6 формирует двоичный код величины 6 . Сумматор 5 суммирует двоичный код, сдвигаемый под действием тактовых импульсов первого выхода блока 22 управлени  с выхода п-разр дного регистра 2 сдвига с величиной 6Х, а двоичный код результата согласно соотношению (2) записываетс  в регистр 2 сдвига. Так как величина Щб , формируема  в регистре 2 сдвига,  вл етс  четной, то в младшем разр де ее всегда содержитс  нулевой код. Элемент ИЛИ 9 формирует двоичный код величины 11б;+1, так как в младший разр д двоичного кода, сдвигаемого с выхода регистра 2 сдвига , через элемент ИЛИ 9 поступает единичный сигнал третьего выхода 35 блока 22 управлени  в первом такте на каждом шаге вычислений.

Сумматор 4 суммирует последовательный двоичный код .значени  функции на предыдущем шаге вычислений, сдвигаемый под действием тактовых импульсов первого выхода блока 22 управлени  с выхода 11-разр дного регистра 1 сдвига, с последовательным двоичным кодом величины ZIl6j+l, поступающим с выхода элемента ИЛИ 9 через элемент И 14. Последовательный двоичный код текущего значени  функции Х, формируемый на выходе сумматора 4, сдвигаетс  начина  с младшего разр да в регистр 1 сдвига под действием тактовых импульсов первого выхода блока 22 управлени .

Аналогичным образом вычислительное устройство функционирует на всех последующих шагах вычислений до тех пор, пока текущее значение двоичного кода аргумента Х не примет заданно5 го значени  Xj, установленного в блоке 20 защани  аргумента. В этом случае срабатывает блок 21 сравнени  последовательных (п-1) разр дных кодов, который в (п-1) такте текуще0 го шага вычислений формирует на

первом выходе сигнал логической единицы , открывающий элемент И 13. Импульсный сигнал последовательности действующий на четвертом выходе блос ка 22 управлени  через элемент И 13 сбрасывает триггер 8 в нулевое состо ние , в котором элементы И 14-16 блокируютс  нулевым сигналом пр мого выхода триггера 8.

Двоичный код требуемого значени 

аргумента фиксируетс  динамическим способом в цепи циркул ции регистра 3 сдвига через элементы ИЛИ 10, И 12, триггеры 17 и 19 задержки, а двоичный код результата возведени 

5 в куб фиксируетс  в цепи циркул ции регистра 1 сдвига через сумматор 4. В режиме извлечени  кубического корн  устройство работает аналогичным образом, но в регистре 3 сдвига

0 накапливаетс  текущее значение функции , а в регистре 1 сдвига - текущее значение аргумента. Вычислени  по алгоритму (1-3), в котором обозначени  аргумента X необходимо помен ть на

5 обозначение функции У, устройство осуществл ет, как было описано выше, но до тех пор, пока двоичный код текущего значени  функции, возведенный в куб, У не сравнитс  или не превыQ сит заданного значени  аргумента Х, установленного в блоке 20 задани  аргумента . В этом случае на первом или втором выходе блока 21 сравнени  формируетс  сигнал логической единицы , который открывает элемент И 13. Импульсный сигнал четвертого выхода блока 22 управлени  через элемент И 13 сбрасывает триггер 8 в нулевое состо ние , в котором его сигнал пр мого выхода блокирует элементы И 14-16. В

0 случае равенства У Х, имеем У V а в цепи циркул ции регистра 3 сдвига через элементы, ИЛИ 10, И 12, триггеры 17 и 19 задержки фиксируетс  последовательный двоичный код резуль5 тата извлечени  кубического корн  из данного значени  аргумента X ,установленного в блоке 20 задани  аргумента.

Разр дность п регистров 1-3 сдвига выбираетс  из .условий требуемого

0 диапазона представлени  аргумента и функции, максимальные значени  которых не должны превышать величины . В каждом шаге вычислений последний п-й такт используетс  дл 

5 возврата блока 21 сравнени  в исходное состо ние импульсами, действующими на втором, выходе блока 22 управлени ;

Преимущество изобретени  по сравнению с прототипом заключаетс  в расширении функциональных возможностей за счет получени  возможности выполнени  операции извлечени  кубического корн  нар ду с выполнением операции возв.едени  в куб.

Claims (1)

1. ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее три регистра сдвига,два . сумматора, два триггера, три элемента ИЛИ, два элемента И, два триггера задержки, причем выход первого регистра сдвига соединен с первым входом первого сумматора, выход которого соединен с информационным входом первого регистра сдвига, выход второго регистра сдвига соединен с первым входом первого элемента ИЛИ. и с первым входом второго сумматора, выход которого соедйнен с информационным входом второго регистра сдвига, выход третьего регистра сдвига соединен с входом сброса первого триггера и с первым входом второго элемента ИЛИ, выход которого соединен с первым входом первого элемента И, инверсный выход первого триггера соединен с вторым входом первого элемента И, выход которого соединен с информационным входом первого триггера задержки, выход третьего элемента ИЛИ соединен с первым входом второго элемента И, отличающееся тем, что, с целью расширения функциональных возможностей путем получения возможностей выполнения операции извлечения кубического корня наряду с выполнением операции возведения в куб, в него введены третий сумматор, блок сравнения, коммутатор, блок задания аргумента, . третий, четвертый, пятый элементы И, третий триггер задержки, блок управления, содержащий генератор тактовых импульсов, распределитель импульсов, генератор одиночных импульсов, коммутатор, элемент НЕ и элемент задержки, причем выход генератора тактовых импульсов соединен с входом распределителя импульсов и с входом синхронизации блока сравнения, выход n-1-гр разряда распределителя импульсов соединен с информационным входом генератора одиночных импульсов, выход п-го разряда распределителя импульсов сое динен с первым входом пятого элемента И и входом сброса блока сравнения, выход первого разряда распределителя импульсов соединен с вторым входом первого элемента ИЛИ, выход (п-1)-го разряда распределителя импульсов сое динен через элемент задержки с вторы входом второго элемента И, выход генератора одиночных импульсов соедине с информационным входом второго триг

   SU „..1070545

   I Σ X I t I гера, вход управления генератора оди ночных импульсов соединен с первым выходом коммутатора блока, управляющий вход коммутатора блока через эле· мент НЕ соединен с нулевой шиной устройства, второй выход коммутатора блока соединен с·первым входом третьего элемента ИЛИ и с управляющими входами первого, второго и третьего регистров сдвига, выходы с первого по η-й разряды распределителя импульсов соединены соответственно с входами блока задания аргумента, второй вход первого сумматора соединен с выходом третьего элемента И, первый вход которого соединен с выходом первого элемента ИЛИ, второй вход второго сумматора соединен с выходом четвертого элемента И, первый вход которого соединен с выходом третьего сумматора, первый и второй входы которого соединены с выходами первого и третьего триггеров задержки соответственно, инфор мационный вход третьего регистра сдвига соединен с выходом третьего триггера задержки, информационный вход которого соединен с выходом первого триггера задержки, вход синхронизации которого соединен с входами синхронизации второго и третьего триггеров задержки, с входами синхронизации первого, второго и третьего регистров сдвига, с входом синхронизации блока сравнения, прямой выход первого триггера соединен с информационным входом второго триггера задержки, выход которого соединен с вторым входом второго элемента ИЛИ, информационный вход первого триггера соединен с выходом пятого элемента И, прямой выход вто рого триггера соединен с вторыми входами третьего, четвертого и пятого элементов И, вход сброса второго триггера соединен с выходом второго элемента И, первый и второй выходы блока сравнения соединены соответственно с вторым и третьим входами третьего элемента ИЛИ, входы ввода данных первого, второго и третьего регистров сдвига соединены с нулевой шиной устройства, первый и второй информационные входы блока сравнения соединены соответственно с выходами коммутатора устройства и блока задания аргумента,первый и второй входы коммутатора устройства соединены с выходами первого сумматора и первого элемента И соответственно.