SU1141406A1 - Устройство дл возведени в квадрат и извлечени квадратного корн - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ И ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее регистр основани , блок , возведени  дес тичной цифры в квадрат, двухразр дный умножитель, дес тичный счетчик, преобразователь дес тичного числа-в двоичньй код, первую и вторую схемы сравнени , генератор импульсов, триггер реверса, первый элемент И, блок управлени , причем блок управлени  содержит генератор тактов, счетчик, первьш, второй и третий дешифраторы, второй, третий и четвертьм элементы И, счетчик циклов, счетчик тактов, первый и второй триггеры, элемент ИЛИ, группу элементов ИЛИ, триггер операций , выход генератора тактов соединен со счетным входом счетчика, разр дные выходы которого соединены с информационными входами первого дешифратора , выходы с первого по п тьй которого соединены с первыми входами элементов ИЛИ группы, вторые входы которых соединены с первого по п тьй выходами второго дешифратора, информационные входы которого соединены с разр дными выходами счетчика циклов, счетный вход которого соединен с выходом второго элемента И, первьш вход которого соединен с выходом генератора тактов и первым входом третьего элемента И, выход которого соединен со счетным входом счетчика тактов, разр дные выходы которого соединены с информационными входами третьего дешифратора, первьй выход которого соединен с первым входом четвертого элемента И, выход которого соедилен с входом сброса счетчика циклов и первым входом элемента ИЛИ, выход которого соединен с первым входом первого триггера , первьй выход которого соединен с вторым входом второго.элемента И, (Л второй вход первого триггера соединен с шестым выходом второго дешифратора , вторым входом элемента ИЛИ и первым входом второго триггера, выход которого соединен с вторым вхо дом четвертого элемента И, первьй выход триггера операций соединен с входа «1 стробировани  первого и вто4; рого дешифраторов, второй выход триг гера операций соединен с входом стробировани  третьего дешифратора, втоо аь рой выход первого триггера соединен с вторым входом третьего элемента И, выходы элементов ИЛИ группы соединены соответственно с первыми управл ющими входами блока возведени  дес тичной цифры в квадрат, регистра основани , двухразр дного умножител , преобразовател  дес тичного числа в двоичньй код дес тичного счетчика, входы выбора операции устройства соединены с первым и вторым входами триггера операций, информационный

Description

вход устройства соединен с входом установки числа регистра основани , разр дные выходы которого соединены с первыми разр дными входами блока возведени  дес тичной цифры в квадрат и двухразр дного умножител , выход которого соединен с входом преобразовател  дес тичного числа в двоичньй код, выход которого соединен с счетным входом дес тичного счетчика, разр дные входы которого соединены с выходом блока возведени  дес тичной цифры в квадрат, разр дные выходы регистра основани  соединены соответственно с первой группой управл ющих входов первой и второй схем сравнени , вторые группы управл кицих входов которых соединены соответственно с выходом дес тичного счетчика , информационньй вход первой схемы сравнени  соединен с вторым выходом третьего дешифратора, информационный вход второй схемы сравнени  соединен с седьмым выходом второго дешифратора , вькод первой схемы сравнени  соединен с первым входом первого элемента И, второй вход которого соединен с шестым выходом второго дешифратора , третий вход первого элемента И соединен с выходом генератора импульсов и тактовым входом преобразовател  дес тичного числа в дво- ичньй код, третий, четвертый, п тьй, шестой и седьмой выходы третьего дешифратора соединены соответственно с вторыми управл ющими входами блока возведени  дес тичной цифры в квадрат , регистра основани , двухразр дного умножител , преобразовател  дес тичного числа в двоичный код и дес тичного счетчика, отличающеес  тем, что, с целью повышени  быстродействи , в него введены вычитающий счетчик, сдвиговый регистр, элемент задержки, одновибратор , второй, третий и четвертьй элементы ИЛИ и третий триггер, выход которого соединен с четвертым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с входом сдвига регистра сдвига, разр дные выходы которого соединены соответственно с разр дными входами вычитающего счетчика, разр дные выходы которого соединены соответственно с вторыми разр дными входами блока возведени  дес тичной цифры в квадрат и двухразр дного умножител , счетньй вход вычитакнцего счетчика соединен с выходом триггера реверса, первьй вход которого соединен с выходом третьего элемента РШИ, первьй вход которого соедине с выходом первой схемы сравнени  и первым входом четвертого элемента ИЛИ, выход которого соединен с первым входом третьего триггера, второй вход которого соединен с вторым входом триггера реверса, входом запуска одновибратора и выходом второй схемы сравнени , выход одновибратора соединен с вторым входом второго элемента ИЛИ и через элемент задержки подключен к информационному входу регистра сдвига, входы сброса вычитающего счетчика, регистра сдвига , установочный вход одновибратора, вторые входы третьего и четвертого элементов ИЛИ соединены с восьмым выходом второго дешифратора, дев тьй выход которого соединен с вторым информационным входом первой схемы сравнени .

1

Изобретение, относитс  к вычислительной технике и может быть применено в цифровых приборах дл  обработки результатов измерени  (вычисление промежуточных операций).

Известнр устройство дл  возведени  в квадрат, состо щее из регистра основани , матрицы разр дов.

матрицы произведени  двух разр дов,накопител , преобразовател  числа в код, генератора импульсов и схемы управлени .

Возведение числа в квадрат производитс  за несколько тактов, которые формируютс  схемой управлени . В де.рвый такт при поступлении числа в

регистр основани  матрица разр дов вьдает команду, соответствующую дан ному числу, котора  запоминаетс  в накопителе. Во второй такт матрица произведений двух разр дов вьщает константу, соответствующую удвоенному произведению первого разр да на второй, где первый разр д  вл етс  младшим разр дом числа. Удвоенное произведение преобразуетс  преобра- зователем числа в код в число-импульсньй код, которьй поступает в определенные разр ды накопител . В третий такт производитс  умножение первого разр да на третий и суммирование число-импульсного кода, соответствую щего их удвоенному произведению, с цифрами определенных разр дов накопител  . Количество подобных операхщй сложени  определ етс  количеством разр дов числа, которые необходимо возвести в квадрат СОНедостатком данного квадратора  вл етс  невозможность извлечь из данного числа квадратный корень,

Наиболее близким техническим решением к изобретению  вл етс  устройство дл  возведени  в квадрат и извлечени  квадратного корн , содержащее регистр основани , матрицу возведёни  дес тичной цифры в квадрат, матрицу произведени  двух разр дов, (дес тичный счетчик, преобразователь дес тичного числа в двоичный код, две схемы сравнени , генератор импульсов , реверсивный счетчик, элемент И, триггер реверсов, блок управлени , разр дные выходы реверсивного счетчика соединены с разр дными входами матриц возведени .дес тичной цифры в квадрат и произведени  двух разр дов, выходы которых соединены соответственно с входами дес тичного счетчика и преобразовател  дес тичного числа в двоичный код, выход которого соединен со счетным входов t дес тичного счетчика, выход которого соединен с первыми группами управл ющих входов первой и второй схем сравнени , вторые группы управл ющих входов которых соединены с разр дными выходами регистра основани .

Извлечение квадратного корн  в известном устройстве производитс  методом последовательных проб за несколько циклов, нач1;на  с единицы 2

Недостатком известного ycтpoйcтвia  вл етс  большое врем , необходимое

дл  достижени  результата при больших значени х подкоренногочисла.

Целью изобретени   вл етс  повышение быстродействи  устройства.

Поставленна  цель достигаетс  тем, что в устройство дл  возведени  в квадрат и извлечени  квадратного корн , содержащее регистр основани , блок возведени  дес тичной ци.фры в квадрат, двухразр дный умножитель, дес тичный счетчик, преобразователь дес тичного числа в двоичный код, первую и вторую схемы сравнени , генератор импульсов, триггер реверса,

первый, элемент И, блок управлени , причем блок управлени  содержит генератор TaijTOB, счетчик, первый, второй и третий дешифраторы, второй, третий и четвертый элементы И, счетчик циклов, счетчик тактов, первый и второй триггеры, элемент ИЛИ, группу элементов ИЛИ, триггер операций, выход генератора тактов соединен со счетным входом счетчика, разр дные выходы которого соединены с информационными входами первого дешифратора , выходы с первого по п тый которого соединены с первыми входами эле ментов ИЛИ группы,вторые входы кото- рых соединены с первого по п тый выходами второго деишфратора, информационные входы которого соединены с разр дными выходами счетчика циклов, счетный вход которого соединен с выходом второго элемента И, первый вход которого соединён с выходом генератора тактов и первым входом третьего элемента И, выход которого соединен со счетным входом счетчика тактов , разр дные выходы которого соединены с информационными входами третьего дещифратора, первый выход которого соединен с первым входом четвертого элемента И, выход которого соединен с входом сброса счетчика циклов и первъзм входом элемента , выход которого соединен с входом первого триггера, первый выход которого соединен с вторьм входом второго элемента И, второй вход первого триггера соединен с шестым выходом второго дешифратора, вторым входом элемента ИЛИ и первым входом второго триггера, выход которого сое динен с вторым входом четвертого элемента И, первый выход триггера операций соединен с входами стробировани  первого и второго дешифрато511 ров, второй выход триггера операций соединен с входом стробировани  третьего дешифратора, второй выход первого триггера соединен с вторым входом третьего элемента И, выходы элементов ИЛИ группы соединены соответственно с первыми управл ющими входами блока возведени  дес тичной цифры в квадрат, регистра основани , двух разр дного умножител , преобразовате- 10 л  дес тичного числа в двоичньй код дес тичного счетчика, входы выбора операции устройства соединены с первым- и вторым входами триггера операций , информационный вход устройства - с входом установки числа регист ра основани , разр дные выходы которого соединены с первыми разр дными входами блока возведени  дес тичной цифры в квадрат и двухразр дного умножител , выход которого соединен с входом преобразовател  дес тичного числа в двоичный код, выход которого соединен со счетнь1М входом дес тично го счетчика, разр дные входы которого соединены с выход-ом блока возведе ни  дес тичной цифры в квадрат, разр дные выходы регистраосновани  сое динен1 1 соответственно с первой группой управл ющих входов первой и второй схем сравнени , вторые группы упраЕ- л ющю входов которых соединены соответственно с выходом дес тичного счетчика, информационный вход первой схемы сравнени  соединен с вторым выходом третьего дешифратора, инфорйацио .чкьй вход второй схемы сравнени  - с седьмьпм выходом второго дешифратора , выход первойСхемы сравнени  - с первым входом первого элемента И, второй вход которого соединен с шестым выходом второго дешифра тора, третий вход первого элемента И - с выходом генератора импульсов и тактовым входом преобразовател  дес тичного числа в двоичный код, третий, четвертьй, п тьй, шестой и седьмой выходы третьего дешифратора соединены соответственно с вторыми управл ющими входами блока возведени  дес тичной цифры в квадрат, регистра основани , двухразр дного умножител , преобразовател  дес тичного числа в двоичный код и дес тичного счетчика, введены вычитак ций счетчик, сдвиговый регистр, элемент задержки, одновибратор, второй, третий и четвертый элементы ИЛИ и тре6 тий триггер, выход которого соединен с четвертым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с входом сдвига регистра сдвига, разр дные выходы которого соединены соответст венно с разр дными входами вычитающего счетчика, разр дные выходы которого соединены соответственно с вторыми разр дными входами блока возведени  дес тичной цифры в квадрат и двухразр дного умножител , счетный вход вычитающего счетчика - с выходоп триггера реверса, первый вход которого соединен с выходом третьего элемента ИЛИ, первьй вход которого соединен с выходом первой схемы сравнени  и первым входом четвертого элемента ИЛИ, выход которого соединен с первым входом третьего триггера, второй вход которого соединен с вторым входом триггера реверса, входом запуска одновибратора и выходом второй схемы сравнени , выход одновибратора - с вторым входом второго элемента ИЛИ -и через элемент задержки подключен к информационному входу регистра сдвига, входы сброса вычитающего счетчика, регистра сдвига, установочньш вход одновибратора, вто- рые входы третьего и четвертого элементов ИЛИ соединены с восьмым выходом второго дешифратора, дев тьй выход которого соединен с вторым информационным входом первой схемы сравнени . На фиг.1 представлена блок-схема предлагаемого устройства , на фиг.2 блок-схема преобразовател  дес тичного чис-па в двоичньй код. Устройство дл  возведени  в квадрат и извлечени  квадратного корн  (фиг.1) содержит регистр 1 основани , блок 2 возведени  дес тичной цифры в квадрат, двухразр дньй умножитель 3, дес тичный счетчик 4, преобразователь 5 дес тичного числа в двоичный код, генератор 6 импульсов, вычитакщий счетчик 7, сдвиговый регистр 8, второй элемент ИЛИ 9, первьй элемент И 10, элемент 11 задержки, одновибратор 12, третий элемент ИЛИ t3, триггер 14 реверса,первую 15 и вторую 16 схемы сравнени , четвертьй элемент ИЛИ 17, третий триггер 18, блок 19 управлени , генератор 20 тактов, счетчик 21, первьй 22, второй 23 и

третий 24 дешифраторы, первый элемент ИЛИ 25, первый 26 и второй 27 триггеры, триггер 28 режимов, второй 29, третий 30 и четвертый 31 элементы И, счетчик 32 циклов, счетчик 33 тактов и группу элементов ИЛИ 34.

Преобраэователь дес тичного числа в двоичный код (фиг.2) содержит сдви говый регистр 35, схемы И 36 и 37, схему ИЛИ 38, триггер 39 и схему И 40.

В устройстве возведение дес тичного числа в квадрат производитс  с использованием таблицы умножени .

При основании числа,равном дес ти, зо произведение одного разр да на другой (аЬ,Ьа,с«|)занимает два разр да,а их удвоенное произведение - три разр да.

Как видно из приведенной формы записи, суммирование частных произведений дл  возведени  дес тичного числа в квадрат реализуетс  при помощи дес тичного счетчика.

Частные произведени , равные квад рату каждого разр да, записываютс  в определенные разр ды счетчика квадрат 1-го разр да (с) записываетс  в 1- и 2-й разр ды счетчика, квадрат 2-го разр да (t) - в 3- и 4-й разр ды счетчика, квадрат 3-го разр да («) - в 5- и 6-гй разр ды счетчика. Частные произведени , удвоенным произведени м двух ; разр дов (2сЪ, 2сс« , 2Ъс|), преобразх:

При таком способе возведени  дес тичного числа, например, в квадрат, где с - первый разр д числа , Ъ - второй разр д,   - третий разр д, алгоритм работы устройства следующий.

Сначала первый разр д п числа умножаетс  на все разр ды числа А, начина  с первого разр да. Затем на все разр ды числа А умножаетс  второй разр д и т.д. Полученные частные произведени  суммируютс , причем каждое послеДукицее частное произведение сдвигаетс  относительно предыдущего на один разр д влево.

Преобразуем приведенную форму записи в форму, удобную дл  анализа .

ютс  в число-импульсный код и поступают в определенные разр ды счетчика , где суммиру5отс  с числом, наход щимс  там.

Число-импульсньЙ код удвоенного произведени  2сЬ поступает на счетный вход 2-го разр да счетчика (единицы ) и на счетный вход 3-го разр да счетчика (дес тки).

Число-импульсный код удвоенного произведени  2са поступает на сч.етный вход 3-го разр да счетчика (единицы ) и на счетный вход 4-га разр да счетчика (дес тки).

Число-импульсный код удвоенного произведени  поступает на счет- ный вход 4-го разр да счетчика (единицы ) и на счетный вход 5-го разр да счетчика (дес тки). Извлечение квадратного корн  в предлагаемом устройстве из дес тичкого числа А производитс  методом по следовательных проб за несколько цик лов. Сначала определ етс  старший п-й разр д, затем (п-1)-й разр д и т.д. Последним находитс  первый разр д . Дл  этого последовательно возвод тс  в квадрат числа натурального р да а, ... ад, отличак диес  одно от другого на одну градацию (единицу ) начина  с п-го (старшего) разр да, и сравниваютс  с числом А. Старший п-й разр д корн  определ етс  следукщим образом. Последовательно возвод тс  в квадрат разр дные числа, причем в (п-1)-м, (п-2)-м ,...5 разр дах числа равны нулю , а в п-м разр де в квадрат возвод тс  числа натурального р да (и, dj, ..,, «э), отличающиес  одна от другого на одну градацию (единицу) и сравниваютс  с числом А. Последовательность таких операций продолжаетс  до тех пор, пока выполн етс  не .. o)iA, т, равенство (« , о, о, (a, , О, о. осуществл етс  условие ...о). Операци  определени  старшего разр да корн  заканчиваетс  в тот момент, когда выполн етс  неравенство (а, о, о, ...о)А. Старший разр д корн  будет меньше на одну градацию (единицу) того числа а„ , когда была получена положительна  разность , т.е. старший разр д корн  буЭп (i-1). (п-1)-й разр д корн  определ етс  следующим образом. Последовательно возвод тс  в квадрат разр дные числа, причем в ((п-2), (п-3),...,1 разр дах числа равны нулю, в п-м раз р де число равно а (i-1), а в (п-1 )-м разр де в квадрат возвод тс  числа натурального р да «,,«2 «5, отличакщиес  одно от другого на одну градацию (единицу), и срзвниваютс  с числом А. Последовательность таких операций продолжаетс  до тех пор, пока выполн етс  неравенство , т.е. осуществл етс  условие (a.j, а(п.1)д, .... о, ... о)-МО. Операци  определени  (n-l)-ro ра р да корн  заканчиваетс  в тот момент , когда вьтолнено неравенство пвч (п-1М ), (п-1)-й разр д корн  будет меньше на одну градацию (единицу) того числа .,. , когда бьша получена положительна  разность, т.е. (п-1)-й разр д корн  будет а(„.|,.| . Таким образом определ ютс  последующие разр ды корн  вплоть до первого разр да. Устройство работает следующим образом . 1. Операци  возведени  в квадрат. При поступлении 1-го импульса из генератора 20 тактов в счетчик 21 первый дешифратор-. 22 вьщает разрешающий потенциал через группу элементов ИЛИ 34 на регистр 1 основани , по которому в него записываетс  число , которое необходимо возвести в квадрат. При поступлении в счетчик 21 2-го импульса из генератора 20 тактов первый дешифратор 22 через группу элементов ИЛИ 34 вьщает разрешающий потенциал на блок 2 возведени  дес тичной цифры в квадрат. По этому сигналу квадрат каждого разр да (а , Ь , с ) числа А поступает на соответствующие разр дные входы дес тичного счетчика 4. При поступлении в счетчик 21 3-го импульса из генератора 20 тактов первый дешифратор 22 через группу элементов ИЛИ 34 вьщает разрешающий сигнал на двухразр дный умножитель 3 и на преобразователь 5 дес тичного числа в двоичный код. По этому сигналу удвоенное произведение 2сЬ (единицы) из двухразр дного умножител  3 поступает на преобразователь 5 дес тичного числа в двоичньй код. Затем преобразованное число импульсов поступает на дес тичный счетчик 4. При поступлении в счетчик 21 4-го импульса из генератора 20 тактов первый дешифратор 22 через группу элементов ШЖ 34 вьщает разрешаилщй сигнал на двухразр дный умножитель 3 и на преобразователь 5 дес тичнрго числа в двоичный код. По этому сигналу удвоенное произведение 2сЬ (дес тки ) из двухразр дного умножител  3 поступает на преобразователь 5 дес тичного числа в двоичный код. Затем преобразованное число импульсов по-г ступает на дес тичный счетчик 4. При поступлении 5- и 6-го импульсов из генератора 20 тактов в счетчик 21 производитс  преобразование удвоенного произведени  2рс в пропорциональное число- импульсов, которые поступают в дес тичньй счетчик 4. При поступлении 7- и 8-го импульсов из генератора 20 тактов в счетчик 21 первый дешифратор 22 через группу элементов ИЛИ 34 вьщает разре шающий сигнал на двухразр дный умножитель 3 и на преобразователь 5 дес  тичного числа в двоичный код, по которому производитс  преобразование удвоенного произведени  2Ьс, наход щегос  в двухразр дном умножителе 3,в пропорциональное число импульсон,которые поступают в дес тичньй счетчик 4. 2. Операци  извлечени  квадратного корн . При поступлении 1-го импульса из генератора 20 тактов в счетчик 32 циклов второй дешифратор 23 вьщает сигнал начальной установки, устанавливающий все блоки устройства, имеющие цифровую пам ть, в исходное соето ние . При поступлении в счетчик 32 циклов второго импульса из генератора 20 тактов второй дешифратор 23 через группу элементов ИЛИ 34 вьщает разрешакщий сигнал на регистр 1 {Основани , По этому сигналу в ре- ;гистр 1 основани  записываетс  чис|по , из которого необходимо извлечь квадратньй корень. Кроме того, по сигналу второго дешифратора 23 первьй элемент И 10 вьщает сигнал, поступакщий через второй элемент ИЛИ 9 на сдвиговьй регистр 8, а первьй элемент ИЛИ 25 вьщает сигнал на первый триггер 26. Из сдвигового регист ра 8. в старший п-й разр д вычитающего счетчика 7 записываетс  единица. Выходной сигнал триггера 26 запрещает прохождение сигналов генератора 20 тактов через второй элемент И 29 на счетчик 32 циклов и разрешает про хождение этих сигналов через второй элемент И 30 на счетчик 33 тактов. По 1-му импульсу, поступившему из генератора 20 тактов в счетчик 33 тактов через второй элемент И 30, третий дешифратор 24 вьщает разрешаюощй потенциал на блок 2 возведени  дес тичной цифры в квадрат. По этому сигналу квадрат каждогоразр да (« 2,0) числа (1,0,..i,0), записанно го в вычитающий счетчик 7, поступает на соответствующие входы определенных двоично-дес тичных счетчиков дес тичного счетчИка 4. При поступлении в счетчик 33 тактов 2-го импульса из генератора 20 тактов третий дешифратор 24 вьщает разрешакщий сигнал на двухразр дньй умножитель 3 и преобразователь дес тичного числа в двоичный код 5. По этому сигналу удвоенное произведение 2сЬ (единицы) из двухразр дного умножител  3 поступает на преобразователь 5 дес тичного числа в двоичньй код. . При поступлении в счетчик 33 тактов 3-го импульса из генератора 20 тактов третий дешифратор 24 вьщает разрешающий сигнал на двухразр дньй умножитель 3 и преобразователь дес тичного числа в двоичньй код 5. По этому сигналу удвоенное произведение 2сЪ (дес тки) из двухразр дного умножител  3 поступает на преобразователь 5 дес тичного числа в двоичньй код. При поступлении 4- и 5-го импульсов из генератора 20 тактов в счетчик 33 тактов производитс  преобразова- ние удвоенного произведени  2cq в пропорциональное число импульсов, которое поступает в дес тичный счетчик 4. При поступлении 6- и 7-го импульсов из генератора 33 тактов третий дешифратор 24 вьщает разрешающий сигнал на двухразр дньй умножитель 3 и преобразователь 5 дес тичного числа в двоичньй код, по которому производитс  преобразование удвоенного произведени  2Ъс(, наход щегос  в двухразр дном умножителе 3, в пропорциональное число и fflyльcoв, которые поступают в дес тичньй счетчик 4. При поступлении 8-го импульса из генератора 20 тактов в счетчик 33 тактбв третий дешифратор 24 вьщает разрешающий сигнал на первую схему 15 сравнени , по которому производитс  сравнение числа А, хран щегос  в регистре 1 основани , из которого производитс  извлечение квадратного корн , и числа (аЬс) наход щегос  в дес тичном счетчике 4. Если А7(аЪс)2, перва  схема 15 сравнени  вьщает сигнал на первьй элемент И 10. Первьй элемент И 10 через второй элемент ИЛИ 9 вьщает сигнал на сдвиговьй регистр 8, который вьщает импульс, поступающий на счетньй вход п-то разр да вычитающего счетчика 7, .е. в вычитаюгцем i счетчике устанавливаетс  число (2,0, ...,0). Кроме того, 8-й Импул.ъс, поступаю щий в счетчик 33 тактов из генератора 20 тактов, устанавливает счетчик 33 тактов в исходное состо ние. Последовательность работы устройства при поступлении следующих групп из 8 импульсов на счетчик 33 тактов аналогична рассмотренной. Когда будет выполнено условие А(о( , О,..,, 0), перва  схема 15 сравнени  устанавливает триггер 27 в единичное сос то ние и запрещает прохождение сигналов из первого элемента И 10 через второй элемент ИЛИ 9 на сдвиговьм регистр 8, В результате второй триггер 27 разрешает прохождение сигнала третьего дешифратора 24 через четвер тый элемент И 31 и первьй элемент ИЛИ 25 на единичньй вход первого триггера 26, Триггер 26 разрешает прохожде ние сигналов генератора 20 тактов че рез второй элемент И 29 на вход счет чика 32 циклов и запрещает прохождение этих сигналов через третий элемент И 30 на вход счетчика 33 тактов Сигнал генератора 20 тактов через второй элемент И 29 поступает на счетчик 32 циклов. По сигналу второго дешифратора 23 втора  схема 16 сравнени  устанавливает в единичное состо ние триггер 14 реверса. Кроме того, по сигналу второй схемы 16 сравнени  срабатывает одновибратор 12 и выдавт одиночный импульс«который через второй элемент ИЛИ 9 и сдвиговьй регистр поступает на счетный вход п-го разр да вычитающего счетчика 7. Так как триггер 14 ревер са находитс  в единичном состо нии, то из старшего разр да производитс  вычитание единицы. Кроме того, сигнал одновибратора 12 через врем  t, определ емое параметраг-ш элемента 11 задержки, переключает сдвиговьй регистр 8. На этом нахождение старшего п-го разр да квадратного корн  заканчиваетс . При поступлении следующего импуль са из генератора 20 тактов на счетчик 32 циклов второй дешифратор 23 вьдает. управл ющий сигнал на первую схему 15 сравнени , разрешает прохождение сигналов через первый элемент И 10 и второй элемент ИЛИ 9 на сдвиговьй регистр 8. Сигнал первой схемы 15 сравнени  через третий элемент ИЛИ 13 поступает на нулевой вход триггера 14 реверса, которьй выдает разрешающий потенциал на шину сложени  вычитающего счетчика 7, Из сдвигового регистра 8 на счетньй вход (п-1)-го разр да вычитающего счетчика 7 поступает импульс, т.е. в (п-1)-й разр д вычитающего счетчика 7 записываетс  единица. Выходной сигнал первого триггера 26 запрещает прохож;,ение сигналов генератора 20 тактов через второй элемент И 29 на счетчик 32 циклов и разрешает прохождение- этих сигналов через третий элемент И 30 на счетчик 33 тактов. Дальнейша  работа устройства по нахождению (п-1)-го разр да происходит таким же образом, как и при нахождении п-го разр да. Нахождение первого разр да корн  ничем не отличаетс  от нахождени  предьщущих разр дов корн . Когда будет вьтолнено условие А(а. , , с-), перва  схема 15 сравнени  выдает запрещающий сигнал на первьй элемент И 10 и устанавливает второй триггер 27 в единичное состо ние. Через четвертьй элемент И 31 пройдет сигнал третьего дешифратора 24, который установит в единичное состо ние первьй триггер 26„ Последний выдает разрешающий потенциал.на второй элемент И 29 и запрещающий потенциал на третий элемент И 30,, Сигнал генератора 20 тактов поступит через второй элемент И 29 на счетчик 32 циклов и переведет его в нулевое состо ние . На этом операци  извлечени  квадратного корн  из дес тичного числа заканчиваетс . Таким образом, введение в устройство вычитающего счетчика, сдвигового регистра, элемента задержки, одновибратора , трех элементов ИЛИ; триггера позвол ет уменьшить врем  вычислени  квадратного корн  путем поразр дного формировани  результата.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ И ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее регистр основания, блок возведения десятичной цифры в квадрат, двухразрядный умножитель, десятичный счетчик, преобразователь десятичного числа в двоичный код, первую и вторую схемы сравнения, генератор импульсов, триггер реверса, первый элемент И, блок управления, причем блок управления содержит генератор тактов, счетчик, первый, второй и третий дешифраторы, второй, третий и четвертый элементы И, счетчик циклов, счетчик тактов, первый и второй триггеры, элемент ИЛИ, группу элементов ИЛИ, триггер операций, выход генератора тактов соединен со счетным входом счетчика, разрядные выходы которого соединены с. информационными входами первого дешифратора, выходы с первого по пятый которого соединены с первыми входами элементов ИЛИ группы, вторые входы которых соединены с иервого по пятый выходами второго дешифратора, информационные входы которого соединены с разрядными выходами счетчика циклов, счетный вход которого соединен с выходом второго элемента И, первый вход которого соединен с выходом генератора тактов и первым входом третьего элемента И, выход которого соединен со счетным входом счетчика тактов, разрядные выходы которого соединены с информационными входами третьего дешифратора, первый выход которого соединен с первым входом четвертого элемента И, выход которого соединен с входом сброса счетчика циклов и первым входом элемента ИЛИ, выход которого соединен с первым входом первого триггера, первый выход которого соединен с вторым входом второго.элемента И, второй вход первого триггера соединен с шестым выходом второго дешифратора, вторым входом элемента ИЛИ и первым входом второго триггера, выход которого соединен с вторым вхо дом четвертого элемента И, первый выход триггера операций соединен с входами стробирования первого и второго дешифраторов, второй выход триггера операций соединен с входом стробирования третьего дешифратора, второй выход первого триггера соединен с вторым входом третьего элемента И, выходы элементов ИЛИ группы соединены соответственно с первыми управляющими входами блока возведения десятичной цифры в квадрат, регистра основания, двухразрядного умножителя, преобразователя десятичного числа в двоичный код десятичного счетчика, входы выбора операции устройства соединены с первым и вторым входами триггера операций, информационный

   SU..„ 1141406 вход устройства соединен с входом установки числа регистра основания, ^! разрядные выходы которого соединены с первыми разрядными входами блока возведения десятичной цифры в квадрат и двухразрядного умножителя, выход которого соединен с входом преобразователя десятичного числа в двоичный код, выход которого соединен со счетным входом десятичного счетчика, разрядные входы которого соединены с выходом блока возведения десятичной цифры в квадрат, разрядные выходы регистра основания соединены соответственно с первой группой управляющих входов первой и второй схем сравнения, вторые группы управляющих входов которых соединены соответственно с выходом десятичного счетчика, информационный вход первой схемы сравнения соединен с вторым выходом третьего дешифратора, информационный вход второй схемы сравнения соединен с седьмым выходом второго дешифратора, выход первой схемы сравнения соединен с первым входом первого элемента И, второй вход которого соединен с шестым выходом второго дешифратора, третий вход первого элемента И соединен с выходом генератора импульсов и тактовым входом преобразователя десятичного числа в двоичный код, третий, четвертый, пятый, шестой и седьмой выходы третьего дешифратора соединены соответственно с вторыми управляющими входами блока возведения десятичной цифры в квадрат, регистра основания, двухразрядного умножителя, преобразователя десятичного числа в двоичный код и десятичного счетчика, отличающееся тем, что, с целью повы шения быстродействия, в него введены вычитающий счетчик, сдвиговый регистр, элемент задержки, одновибратор, второй, третий и четвертый элементы ИЛИ и третий триггер, выход которого соединен с четвертым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с входом сдвига регистра сдвига, разрядные выходы которого соединены соответственно с разрядными входами вычитающего счетчика, разрядные выходы которого соединены соответственно с вторыми разрядными входами блока возведения десятичной цифры в квадрат и двухразрядного умножителя, счетный вход вычитающего счет*чика соединен с выходом триггера реверса, первый вход которого соединен с выходом третьего элемента ИЛИ, первый вход которого соединен с выходом первой схемы сравнения и первым входом четвертого элемента ИЛИ, выход которого соединен с первым входом третьего триггера, второй вход которого соединен с вторым входом триггера реверса, входом запуска одновибратора и выходом второй схемы сравнения, выход одновибратора соединен с вторым входом второго элемента ИЛИ и через элемент задержки подключен к информационному входу регистра сдвига, входы сброса вычитающего счетчика, регистра сдвига, установочный вход одновибратора, вторые входы третьего и четвертого элементов ИЛИ соединены с восьмым выходом второго дешифратора, девятый выход которого соединен с вторым информационным входом первой схемы сравнения.