SU1328830A1 - Устройство дл формировани признаков распознаваемых образов - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники и может использоватьс  дл  обработки изображений. Введение в устройство блока вычислени  модул  разности позвол ет повысить надежность распознавани  образов. 2 ип. оо to 00 00 оо

Description

Изобретение относитс  к автомати- ,ке и вычислительной технике и может быть использовано дл  обработки изображений .

Цель изобретени  - повышение надежности устройства. На фиг.1 представлена блок-схема устройства; на фиг.2 - схема блока вычислени  модул  разности

Устройство содержит первьш и второй интеграторы 1 и 2, формирователь 3 сигнала, аналого-цифровой преобразователь 4, блок 5 вычислени  модул  разности, первый блок 6 пам ти, первый и второй элементы И 7 и 8, третий счетчик 9,первый счетчик 10, третий элемент И 11, генератор 12 импульсов , второй счетчик 13, дешифратор

изображени  осуществл етс  в заданных направлени х сканировани  дл  каждых двух соседних элементов раз- g ложени  как по строкам, так и по столбцам , вычисление модул  разности по формуле

R

10

М где Z.

- м

+ 1

ii i (j J

15

- значение  ркости элемента разложени  изображени ; i - номер строки; j - номер столбца. Это значение записываетс  в блоке 6 пам ти по адресу, который формируетс  счетчиком 9 при поступлении на его вход через элемент И 8 импульсов . После перебора всех значений ад14 , четвертый элемент И 15, второй и 20 реса с выхода счетчика 9 по вл етс 

V

третий блоки 16 и 17 пам ти первой группы, четвертый, п тьш и шестой блоки 18-20 пам ти второй группы, первый, второй и третий умножители

сигнал переноса, который, поступает на вход счетчика 13 режимов, измен ет его состо ние на 01 и переводит работу устройства во второй цикл.

21-23 первой группы, четвертый, п тый 25 При этом активируетс  единичный выход и шестой умножители 24-26 второй груп-, дешифратора 14, который разрешает пропы , первый и второй интеграторы 1 и 2 первой группы, седьмой и восьмой интеграторы 27 и 28 второй группы, третий - шестой интеграторы 29-32 второй группы.

Блок вычислени  модул  разности содержит п тый и шестой элементы И 33 и 34, первьтй триггер 35 р первый и второй регистры 36 и 37, первый коммутатор 38, первьш элемент 39 задержки , первый узел 40 посто нной пам ти , четвертьш счетчик 41, второй триггер 42, третий триггер 43, седьхождение импульсов со счетчика 10 через третий элемент И на третий счетчик и через четвертый элемент И на

30 первые входы интеграторов дл  управлени  записью информации. Работа АЦП и блока вычислени  модул  разности блокируетс -, блок 6 пам ти работает в режиме считывани . С его выхода

35 выдаетс  последовательность значений координат, которые поступают на входы блоков 16 и 17 пам ти, на выходах которых формируютс  квадрат (блок 16 пам ти) и куб (блок 17 пам тиО

мой-дес тьй элементы И 44-47, первьй, 40 значений модул  разности сигналов, второй, третий и четвертый узлы 48-51 Значени  кодов из счетчика 9 посту- оперативной пам ти, второй коммутатор 52, второй узел 53 посто нной папают на входы блоков 18-20 пам ти, на выходах которых формируютс  квадрат (блок 18 пам ти), куб (блок 19

м ти, второй элемент 54 задержки,сумпают на входы блоков 18-20 пам ти, на выходах которых формируютс  квадрат (блок 18 пам ти), куб (блок 19

матор 55, третий регистр 56, одиннад- 45 пам ти) и четверта  степень (блок 20

пам ти) значений координаты каждого лемента разложени . С выхода блока 16 пам ти коды поступают на первые входы умножителей 21 и 22 и на перцатьш элемент И 57.

Устройство работает следующим образом .

По сигналу Пуск устанавливаютс  в исходное состо ние счетчики 9 и 13. 50 вый вход интегратора 1„ С выхода бло- При поступлении сигнала Начало стро- ка 17 пам ти коды поступают на первые

пам ти) значений координаты каждого лемента разложени . С выхода блока 16 пам ти коды поступают на первые входы умножителей 21 и 22 и на перки на первый вход счетчика 13 генератором импульсов вырабатьшаетс  последовательность импульсов, котора  проходит через элемент И 7 на управл ющие входы аналого-цифрового преобразовател  (АЦП) f блок;а 5 и блока 6. В.блоке вычислени  модул  разности последовательно дл  всех точек

изображени  осуществл етс  в заданных направлени х сканировани  дл  каждых двух соседних элементов раз- ложени  как по строкам, так и по столбцам , вычисление модул  разности по формуле

R

М где Z.

- м

+ 1

ii i (j J

- значение  ркости элемента разложени  изображени ; i - номер строки; j - номер столбца. Это значение записываетс  в блоке 6 пам ти по адресу, который формируетс  счетчиком 9 при поступлении на его вход через элемент И 8 импульсов . После перебора всех значений адсигнал переноса, который, поступает на вход счетчика 13 режимов, измен ет его состо ние на 01 и переводит работу устройства во второй цикл.

хождение импульсов со счетчика 10 через третий элемент И на третий счетчик и через четвертый элемент И на

30 первые входы интеграторов дл  управлени  записью информации. Работа АЦП и блока вычислени  модул  разности блокируетс -, блок 6 пам ти работает в режиме считывани . С его выхода

35 выдаетс  последовательность значений координат, которые поступают на входы блоков 16 и 17 пам ти, на выходах которых формируютс  квадрат (блок 16 пам ти) и куб (блок 17 пам тиО

значений модул  разности сигналов, Значени  кодов из счетчика 9 посту-

пают на входы блоков 18-20 пам ти, на выходах которых формируютс  квадрат (блок 18 пам ти), куб (блок 19

вый вход интегратора 1„ С выхода бло ка 17 пам ти коды поступают на первы

пам ти) значений координаты каждого лемента разложени . С выхода блока 16 пам ти коды поступают на первые входы умножителей 21 и 22 и на первходы умножителей 23-26 и на первый вход интегратора 2, Коды .с второго выхода счетчика 9 поступают на вто- 55 рые входы умножителей 21 и 23. С выходов блока 18 пам ти коды поступают на вторые входы умножителей 22 и 24. С выхода блока 19 пам ти коды поступают на второй вход умножител  27.

После проведени  всех тактов суммировани  на выходах интеграторов формируютс , значени  признаков изображени

Блок вычислени  модул  разности работает следующим образом.

При поступлении на третий вход блока сигнала Пуск устанавливаютс  в исходное состо ние первый, второй и третий триггеры, первьш и второй регистры, четвертый счетчик и третий регистр. При этом на инверсном выход первого триггера устанавливаетс  логическа  единица, а на пр мых выходах второго и третьего триггеров логиче- ский ноль. Содержимое первого и второго регистров, четвертого счетчика и третьего регистра становитс  рав- ньм нулю. Логическа  единица с инверсного выхода первого.триггера посту- пает на вход п того элемента И, и на вход запрета шестого элемента И.Затем информаци  поступает на информационные входы первого и второго регистров . На второй вход блока поступает сигнал стробировани . На выходе эле- ;мейта И 33 формируетс  импульс, кото- |рый, поступа  на счетный вход первого регистра, записьгоает в него информацию . Импульс стробировани  по- ступает также и на второй вход элемента И 34, но информаци  не заноситс  во второй регистр. Содержимое первого и второго регистров поступает на первый и четвертый входы первого коммутатора ввиду того, что на его второй вход и третий вход запрета поступает логический ноль, а на его выходной шине по витс  содержимое первого регистра. Кроме этого, содер- жимое первого и второго регистров поступает на адресные входы первого узла посто нной пам ти, в результате чего на выходной шине последнего формируетс  модуль разности двух чи- сел.

Стробирующий сигнал, поступив на счетный вход счетчика 41, формирует на его выходе первый адр ес, который поступает на адресные входы всех че- тырех узлов оперативной пам ти. Выходна  информаци  первого коммутатора поступает на информационные входы первого и четвертого узлов оперативной пам ти, а информаци  модул  раз- ности из первого узла посто нной пам ти поступает на информационные входы второго и третьего узлов 7 оперативной пам ти. Стробирующий сигнал

5 0 5 о Q g

5

с выхода первого элемента задержки поступает на первые входы элементов И 44-47, но только на выходе элементов И 44 и 46 формируетс  импульс, который, поступа  на третьи входы второго и четвертого узлов оперативной пам ти, запишет информацию. По окончании записи второй и четвертый узлы оперативной пам ти установ тс  в режим считывани  по адресу записи. Считанна  информаци  первого- и четвертого узлов оперативной пам ти поступает на адресные входы второго узла посто нной пам ти, а считанна  информаци  второго и третьего узлов оперативной пам ти поступает на первый и четвертый входы второго коммутатора , так как на пр мом выходе второго триггера присутствует логический ноль, который поступает на второй и третий входы запрета второго коммутатора, а на его выходе формируетс  выходной код третьего узла оперативной пам ти. На выходе второго узла посто нной пам ти формируетс  модуль разности двух точек по столбцам , а во второй узел пам ти запишетс  модуль разности двух точек по строке (нечетной), С выхода второго узла посто нной пам ти и второго коммутатора информаци  поступает на входы сумматора, а на его выходе формируетс  сумма модул  разности двух точек по строкам и модул  разности двух точек по столбцам. Сумма этих двух модулей разности поступает на вход регистра 56. На выходе второго элемента задержки формируетс  импульс, который поступает на первый вход эле- .мента И 57, но ввиду того, что на пр  мом выходе третьего триггера присутствует логический ноль, который поступает на второй вход элемен та И 57, то на счетном входе регистра 56 разрешени  записи не по витс . Так как до окончани  первой строки и начала второй третий триггер будет иметь ,на пр мом выходе логический ноль, то информаци , поступающа  на информационный вход регистра 56, не фиксируетс . Импульс с выхода второго элемента задержки поступит на счетный вход первого триггера и по заднему фронту переведет его в единичное состо ние . В этом случае втора  (четна ) информаци  записываетс  во второй ре- гистр.Первый коммутатор пропустит на свой выход информацию второго регистра.

ормула

5 зоб

1328830

р е т е и и  

д т в р

Claims (2)

1 , Устройство дл  формировани  признаков распознаваемых образов, со- дер жащее формирователь сигналов,вход которого  вл етс  информационным входом устройства, а вьгход соединен с ннформдционньм входом аналого-цифрового преобразовател 5 четьфе элемента Из 1 ри счетчика, дешифратор, гене ратор импульсов, шесть блоков пам ти , шесть умножителей, и восемь интеграторов , управл ющие входы которых соединены с выходом четвертого элемента И, первые входы первого и второго умножителей и информационный  ход первого интегратора соединены с аьгходом второго блока пам ти первые .;хг)дь третьего, четвертого, п того а шестого умнолштелей и информацион- ньш вход второго интегратора соединены с выходом третьего блока пам ти, чьгходы интеграторов  вл ютс  выхода- i-itj. устройства 5 информационные входы В торого и третьего блоков пам ти соединены с выходом первого блока пам ти , вторые входы первого и третьего умнох-нтелей и адресные входы первого , четвертого, п того и шестого бло- сов пам ти соединены с первым выходом третьего счетчика, выход четвертого б,пока пам ти соединен с вторыми входами второго и четвертого умножи- гелей, выход п того блока пам ти соединен с вторым входом п того умножи- 35 ра  вл етс  выходом блока,информацител , вьгход metjToro блока пам ти соединен с вторым входом шестого умножител  ;. выходы первого, второго,третьего , четвертого, п того и шестого умножителей соединены с информацион- пьп-ш входами третьего, четвертого, гштого шестого, седьмого и восьмого интеграторов, выход первого элемента И соединен с ylIpaвл ющи ш входами аналого-цифрового преобразовател  и первого блока пам ти, первые входы TiepBOro и второго элементов И и информационный вход первого счетчика соедине ны с выходом генератора им- ггульсоЗр управл юище входы первого и -второго счетчиков и генератора импуль- ;    вл ютс  входом Пуск устройст- :оа; 1эторые входы первого и второго :лпеыеитон Н соединены с первым выхо- , . ,7 :Пинфратора5 первые входы тре- гьего и четвертого элементов И соеди- .е;;ь; с выходом первого счетчика, вторые зходы тре гьего и четвертого .эле- bseviTOB И соединены с- вторым выходом

оиньш вход третьего регистра соединен с выходом сумматора, первый и второй входы которого соединены соответственно с выходами второго узла

40 посто нной пам ти и второго коммутатора , пр мой выход второго триггера соединен с первыми входами седьмого, восьмого, дев того и дес того элементов , И и с входами управлени  вто45 рого коммутатора, первьй и второй информационные входы которого соединены с выходами второго и тре тьего узлов оперативной пам ти, первые входы п - того и шестого элементов И, вход rtep50 вого элемента задержки и счетный вход четвертого счетчика  вл ютс  входом Стробирование блока, выход первого элемента задержки соединен с вторыми входами седьмого, восьмого, дев того

55 и дес того элементоп И и с входом второго элемента за,дер жки, выход которого соединен с первым входом одиннадцатого элемента И и со счетным входом первого триггера, выход котодешифратора , информационный вход третьего счетчика соединен с выходами второго и третьего элементов И, второй вход третьего счетчика соединен

с входом Пуск устройства, второй выход третьего счетчика соединен с управл ющим входом второго счетчика, , первый выход которого соединен с первым входом дешифратора, второй вход

которого соединен с вторым выходом второго счетчика, от-личающе- е с   тем, что, с целью повышени  надежности устройства, в него введен блок вычислени  модул  разности, информационный вход которого соединен с выходом аналого-1.щфрового преобразовател , вход Стробирование соединен с выходом первого элемента И, а выход соединен с ифнормационным входом первого блока пам ти.

2. Устройство по п ю щ е е с   тем, что

1 , о т л и ч а

блок вычислени  п тый, шемодул  разности содержит , стой, седьмой, восьмой, дев тьй, дес тый и одиннадцатый элементы И, три регистра, три триггера, два коммутатора , два узла посто нной пам ти, четыре узла оперативной пам ти,два элемента задержки, сумматор и четвертый счетчик, входы установки первого , второго и третьего триггеров,первого , второто и третьего .регистров и четвертого счетчика соединены с входом Пуск блока, выход третьего регистоиньш вход третьего регистра соединен с выходом сумматора, первый и второй входы которого соединены соответственно с выходами второго узла

40 посто нной пам ти и второго коммутатора , пр мой выход второго триггера соединен с первыми входами седьмого, восьмого, дев того и дес того элементов , И и с входами управлени  вто45 рого коммутатора, первьй и второй информационные входы которого соединены с выходами второго и тре тьего узлов оперативной пам ти, первые входы п - того и шестого элементов И, вход rtep50 вого элемента задержки и счетный вход четвертого счетчика  вл ютс  входом Стробирование блока, выход первого элемента задержки соединен с вторыми входами седьмого, восьмого, дев того

55 и дес того элементоп И и с входом второго элемента за,дер жки, выход которого соединен с первым входом одиннадцатого элемента И и со счетным входом первого триггера, выход которого соединен со своим ифнормационным входом, с управл ющими входами первого коммутатора -и с вторыми входами п того и шестого элементов И, выходы которых соединены с входами синхронизации первого и второго регистров, информационные входы которых  вл ютс  информационньм входом блока, выходы первого и второго регистров соединены с адресными входами первого узла посто нной пам ти и с информационными входами первого коммутатора, выход которого соединен с йнформационньми входами первого и четвертого узлов оперативной пам ти, информационные входы второго и третьего узлов оперативной пам ти соединены с выходом первого узла посто нной пам ти, адресные входы первого, второго, тре-

тьего и четвертого узлов оперативной пам ти соединены с первым выходом че вертого счетчика, второй вькод кото- рого соединен со счетными входами второго и третьего триггеров, инвер- сный выход второго триггера соединён со своим ифнормационным входом, пр мой выход третьего триггера соединен с вторым входом одиннадцатого элемента И, выход которого соединен с входом синхронизации третьего регистра, выходы седьмого, восьмого, дев того и дес того элементов И соединены с управл ющими входами четвертого,первого , второг.о р третьего узлов оперативной пам ти,- выходы первого и чет- вертого узлов оперативной пам ти со-. единены с адресными входами второго узла посто нной пам ти.

Пусн

1 - 35

SJ