SU1062674A1 - Генератор двоичных чисел - Google Patents

Abstract

ГЕНЕРАТОР ДВОИЧНЫХ ЧИСЕЛ, содержащий первый и второй регистры сдвига, первый сумматор, генератор импульсов, распределитель импульсов , первый и второй триггеры, . элемент задержки, элементы И, ИЛИ, НЕ, причем выход генератора импульсов соединен с входами синхронизации распределител  импульсов Iepвoгo и второго регистров сдвига, выход первого регистра сдвига соединен с первым входом первого сумматора, вы- ход которого подключен к первому Еходу первого элемента И, выход первого элемента И соединен с информационным входом первого регистра сдвига, выход и единичный вход первого триггера соединены соответственно с первым входом второго элемента И и с входом третьего элемента И, выход и единичный вход второго триггера соединены соответственно с первым входом четвертого элемента И и с выходом первого элемента ИЛИ, первый и второй входы которого подключены к выходам п того и шестого элементов И соответственно, о тличающийс  тем, что, с целью расширени  функциональных возможностей , состо щего в генерировании последовательности простых чисел , он содержит третий и четвертый регистры сдвига, второй и третий сумматоры, вычитатель, блок сравне- ни , третий, четвертый, п тый и шестой триггеры, три коммутатора, причем выход генератора импульсов соединен с входами синхронизации третьего и четвертого регистров сдвига и блока сравнени , первый выход распределител  импульсов соединен с вторым входом первого сумматора и нулевым входом третьего триггера, второй и третий выходы распределител  импульсов соединены соответственно с первыми и информационными входами первого и второго коммутаторов, ft-и выход ( Пг - разр дность чисел) распределител  импульсов соединен с нулевыми входами первого, второго и четвертого тригS геров, с первыми входами шестого и сл седьмого элементов И и через элемент задержки с установочным входом блока сравнени , единичный вход четвертого триггера и счетные входы п того и шестого триггеров подключены соответственно к выходам п того элемента И, первого элемента ИЛИ и третьего элемента И, выходы первого и второго триггеров подключены к входам второго элемента ИЛИ, О) выход которого соединен с управл ющим входом третьего коммутатора и через элемент НЕ с вторым входом О5 первого элемента И, выход четвертого триггера подключен к первому -si входу восьмого элемента И, выходы 4:; п того и шестого триггеров соединены с управл ющими входами первого и второго коммутаторов соответственно , выходы первого и второго коммутаторов подключены к.вторым входам четвертого элементов И соответственно , выход второго элемента И подключен к первому входу второго сумматора , выход второго сумматора соединен с вычитающим входом вычитател  и информационным входом третьего регистра сдвига, выход которого под

Description

ключей к второму входу второго сумматора , выход четвертого элемента И подключен к первому входу третьего, сумматора, выход третьего сумматора соединен с первым информационным входом третьего коммутатора и с информационным входом четвертого реги-- стра сдвига,.выход которого подключен к вторым входам третьего сумма тора и восьмого, элемента И, выход второго регистра сдвига подключен к второму информационному входу, третьего коммутатора, выход которого подключен к суммирующему входу вычитател , выход вычитател  соединен с информационным входом второго регистра сдвига, единичным входом

третьего триггера и с вторым входом седьмого элемента И, выход которого подключен к первым входам третьего и п того элементов И, инверсный выход третьего триггера подключен к второму входу шестого элемента И, первый и второй информационные входы блока сравнени  подключены к выходам второго сумматора и первого элемента И соответственно, первый выход блока сравнени  подключен к второму входу третьего элемента И, второй и третий выходы блока сравнени  через третий элемент ИЛИ подключены к второму входу п того элемента И, выход восьмого элемента И  вл етс выходомтенератора двоичных чисел.

1

Изобретение относитс  к автоматике и вычислительной технике и преназначено дл  генерировани  последовательности простых чисел.

Известен генератор двоичных чисел , содержащий генератор тактовых импульсов, регистр сдвига, два блока сумматоров, счетчик, группу элементов И, два коммутатора и элемент И с соответствующими св з ми Щ .

Наиболее близким по технической сущности к изобретению  вл етс  генератор двоичных чисел, содержащий два регистра сдвига, сумматор, элементы задержки, триггеры, элементы И, ИЛИ, генератор импульсов, два распределител  импульсов, два блока настройки. Выход генератора импульсов соединен с входами синхронизации первого и второго регистров сдвга , выход первого регистра сдвига соединен с первьом входом сумматора, выход которого через первый элемент И подключён к входу первого регистра сдвига, выходы первого и второго элементов И через элементы задержки подключены к входам элемента ИЛИ, выход которого подключен к входу первого триггера, выход которого подключен к первому входу третьего элемента И, выход и единичный вход второго триггера соединены с первым входом четвертого элемента И и с выходом элемента ИЛИ 2 .

Недостатком известных генераторов двоичных чисел  вл ютс  ограниченные функциональные возможности, не позвол ющие генерировать последовательности , простых чисел.

Целью изобретени   вл етс  расширение функциональных возможностей генератора двоичных чисел, состо щее в генерировании последовательности простых чисел.

Поставленна  цель достигаетс  тем, что генератор двоичных чисел, содержащий первый и второй регистры сдвига, первый сумматор, генератор импульсов, распределитель импульсов, первый и второй триггеры, элемент задержки, элементы И, ИЛИ, НЕ, приче& выход генератора импульсов соединен с входами синхронизации распределител  импульсов первого и второго регистров сдвига, выход первого регистра сдвига соединен с первым входом первого сумматора, выход которого подключен к первому входу первого элемента И, выход первого элемента И соединен с информационным входом первого регистра сдвига,, выход и единичный вход первого триггера соединены соответственно с первым входом второго элемента И и с входом третьего элемента И, выход и единичный вход второго триггера соединены соответственно с первым входом четвертого элемента И и с выходом первого элемента ИЛИ, первый и второй входы которого подключены к выходам п того и шестого элементов И соответственно, дополнительно соедержит третий и четвертый регистры сдвига, второй и третий сумматоры , вычитатель, блок сравнени , третий и четвертый, п тый и шестой триггеры, три коммутатора, причем выход генератора импульсов, соединен с входами синхронизации третьего и четвертого регистров сдвига и блока сравнени , первый выход распределител  импульсов соединен с вторым входом первого сумматора и нулевым входом третьего триггера, второй и третий выходы распределител  импульсов fсединены соответственно с первыми и вторыми информационными входами первого и второго коммутаторов, Й-й выход (М - разр дность чисел) распределител  импульсов соединен с нулевыми входами первого, второго и четвертого триггеров, с первыми входами шестого и седьмого элементов И и через элемен.т задержки с установочным входом блока сравнени , единичный вход четвертого триггера и счетные входы п того и шестого триггеров подключены соответственно к выходам п того элемента И, первого элемента ИЛИ и третьего элемента И, ВЫХОДЫ первого и второго триггеров подключены к входам второго элемента ИЛИ, выход которого соединен с управл ющим входом третьего коммутатора и через элемент НЕ с вторым входом первого элемента И, выход четвертого триггера подключен к первому входу восьмого элемента И, выходы п того и шестого триггеров соединены с управл ющими входами первого и второго коммутаторов соответственно , выходы первого и второго коммутаторов подключены к в.торым входам четвертого и второго элементов И соответственно, выход второго элемента И подключен к первому входу второго, сумматора, выход второго сумматора соединен с вычитающим входом вычитател  и информационным входом третьего регистра сдвига, выход которого подключен к второму входу второго сумматора, выход четвертого элемента И подключен к первому входу третьего сумматора, выход третьего сумматора соединен с первым информационным входом третьего коммутатора и с информационным входом четвертого регистра сдвига, выход которого подключен к вторым входам третьего сумматора и восьмого элемента И, выход второго регистра сдвига подключен к второму информационному входу третьего коммутатора, выход которого подключен к суммирующему входу вычитател , выход вычитател  соединен с информационным входом второго регистра сдвига, единичным входом третьего триггера и с вторым входом седьмого элемента И, выход которого подключен к первым входам третьего и п того элементов И, инверсный выход третьего триггера подключен к второму входу шестого элемента И, первый и второй информационные входы блока сравнени  подключены к выходам второго сумматора и первого элемента И соответственно , первый выход блока сравнени  подключен к второму входу третьего элемента И, второй и третий выходы блока сравнени  -через третий элемент ИЛИ подключены к второму

входу п того элемента И, выход в.осьмого элемента И  вл етс  выходом генератора двоичных чисел.

На чертеже представлена функциональна  схема генератора двоичных чисел.

Генератор содержит генератор 1 имп-ульсов, распределитель 2 импульсов , выходную шину 3, регистры 4-7

0 сдвига, сумматоры 8-10, вычитатель 11, блок 12 сравнени , триггеры 13-18 , коммутаторы 19-21, элементы И 22-29, элементы ИЛИ 30-32, элемент НЕ 33, элемент 34 задержки.

Генератор двоичных чисел работа5 ет следующим образом.

Генератор 1 импульсов вырабатывает последовательность импульсов частоты i, из которой распределитель 2 импульсов формирует rt после0 довательностей импульсов частоты :f/n , сдвинутых друг относительно друга на один период Т-1/f. Так как выходные импульсы генератора 1 импульсов синхронизируют работу регистров 4-7

5 сдвига, которые содержат по И разр дов каждый, то выходные сигналы распределител  2 импульсов синхронизируют соответствующие разр ды регистров 4-7 сдвига.

0

В исходном состо нии триггеры 13-18 обнулены, в регистры 5 и 6 записан начальный двоичный код числа А-6 Х-1 ( - целое число), в регистр 7 - начальный двоичный код

5 числа В-5. На выходе элемента ИЛИ 32 формируетс  сигнал логического нул , который устанавливает коммутатор 19 в исходное состо ние. В исходном состо нии коммутатор 19 подключает выход регистра 5 сдвига к входу пос0 ледовательного вычитател  11.

Двоичные коды начальных чисел А и В с выходов регистров 5 и 7 сдвига соответственно за п тактов сдвигаютс  на входы вычитател  11, на

5 выходе которого формируетс  последовательный двоичный код разности А-В, который записываетс  по информационному входу в регистр 5 сдвига. В следующие Ц тактов из разности А-В,

0 сдвигаемой с выхода регистра 5 сдвига , вновь вычитаетс  начальное значение числа В и т.д. до тех пор, пока разность не достигнет нулевого либо отрицательного значени . В про5 цессе формировани  разности А-КВ, где К - количество циклов вычитани , в регистре 4 сдвига формируетс  двоичный код числа К, поскольку сумматор 8 увеличивает содержимое реги0 стра 4 на единицу в каждом цикле вычитани . На второй вход сумматора S в каждом цикле вычитани  поступает сигнал первого выхода распределител  2 импульсов, который совпадает с первым разр дом двоичного кода.

5

сдвигаемого с выхода регистра 4 сдвига.

В случае, когда разность А-КВ -О триггер 15 находитс  в нулевом состо нии , в момент действи  импульса на последнем выходе распределител  2 импульсов на выходе элемента И 27 формируетс  импульсный сигнал, который через элемент ИЛИ 30 поступает на входы триггеров14 и 17 и устанавливает их з единичное состо ние . Триггер 14 в единичном состо нии подключает с помощью элемента И 25 второй вход сумматора 9 к выходу коммутатора 20.

Сигнал пр мого выхода триггера 17 подключает с помощью коммутатора 20 второй выход распределител  2 импульсов к второму входу сумматора 9, Так как сигнал второго выхода распределител  2 импульсов действует во врем  сдвига с выхода регистра 6 второгоразр да начального числа А, то на в лxoдe сумматора 9 формируетс  последовательный двоичный код суммы А - 2 , который записываетс  в регистр 6 сдвига и через коммутатор 19 поступает на вход вычитател  11. Коммутатор 19 в это врем  по сигналу логической единицы пр мого выхода триггера 14, действующего через элемент ИЛИ 32, подключает вход вычитател  11 к выходу .сумматора 9 на врем  Ц тактов.

Сигнал пр мого выхода триггера 14 поступает также через элементы. ИЛИ 32 и НЕ 33 на второй вход элемента И 22, закрыва  его на врем  п тактов . Этим обеспечиваетс  стирание накопленного числа тактов вычитани  в регистре 4 сдвига,

Спуст  п тактов, триггер 14 сбрасываетс  в нулевое состо ние сигналом последнего выхода распределител  2 импульсов и коммутатор 19 возвращаетс  в исходное состо ние, подключа  выход регистра 5 сдвига к первому входу вычитател  11.

Далее вычитатель 11 вновь выполн ет циклы вычитани  из числа А- 2 числа В до тех пор, пока разность не достигнет нулевого либо отрицательного значени .

В случае, когда разность , триггер 15 находитс  в единичном состо нии , в которое его устанавливает единица любого разр да разности, действующа  на выходе вычитател  11, Сигнал инверсного выхода триггера 15 блокирует элемент И 27 в момент действи  импульса на последнем выходе распределител  2 импульсов, а элемент И 28 в этот момент времени срабатывает , так как в последнем знакЪвом разр де разности на выходе вычитател  11 действует единичный сигнал . Сигнал выхода элемента И 28

проходит на выход либо элемента-И 2 либо элемента И 26 в зависимости от выходных сигналов блока 12 сравнени , который сравнивает двоичные коды чисел В и К, действующих на выходах сумматора 10 и элемента И 2 соответственно.

На первом, втором и третьем выходах блока 12 сравнени , формируетс  сигнал логической единицы, если , и соответственно. Таким образом, элемент И 24 срабатывает при , а элемент И 26 срабатывает при , от сигнала элемен|Та ИЛИ 31. После окончани  операции сравнени  чисел В и К блок 12 сравнени  сбрасываетс  в исходное состо ние сигналом последнего выхода распределител  2 импульсов через элемент 34 задержки.

Если В5К, то выходной сигнал элемента И 26 через элемент ИЛИ 30 уст .навливает триггер 14 в единичное состо ние , триггер 17 переводит в противоположное состо ние, а также устанавливает триггер 16 в единичное состо ние. Сигнал пр мого выхода триггера 16 с помощью элемента И 29 подключает выход регистра 6 сдвига к выходной шине 3. Число А при  вл етс  простцм числом, последовательный двоичный код которого сдвигаетс  с выхода рб:гистра 6 через элемент И 29 на выходную шину 3 генератора двоичных чисел.

Триггер 14 в единичном состо нии подключает с помощью элемента И 25 второй выход сумматора 9 к выходу коммутатора 20, подключает с помощью коммутатора 19 выход сумматора 9 к первому входу вычитател  11, а также с помощью элементов НЕ 33 и 22 стирает число К в регистре 4 сдвига.

Триггер 17 в случае единичного или нулевого состо ни  подключает с помощью коммутатора 20 к второму входу сумматора 9 соответственно второй или третий выходы распределител  2 импульсов, что обеспечивает увеличение числа А на 2 или 4 соответственно ,

В дальнейшем вычитатель 11 выполн ет вычитание чи.сла В из числа А+2 или из числа Ач-4 до тех пор, пока вновь разность не достигает нулевого либо отрицательного значени .

Если и ВЛК, то срабатывание элемента И 24 приводит к установке триггера 13 в единичное состо  ние, а триггера 18 - в противоположное . Триггер 18 в случае единичного или нулевого состо ни  подключает с помощью коммутатора 21 к входу сумматора 10 соответственно второй или третий выходы распределител  2 импульсов, что обеспечива

Claims (1)

1. ГЕНЕРАТОР ДВОИЧНЫХ ЧИСЕЛ, содержащий первый и второй регистры сдвига, первый сумматор, генератор импульсов, распределитель импульсов, первый и второй триггеры, · элемент задержки, элементы И, ИЛИ, НЕ, причем выход генератора импульсов соединен с входами синхронизации распределителя импульсов дервого и второго регистров сдвига, выход первого регистра сдвига соединен с первым входом первого сумматора, вы- _ ход которого подключен к первому еходу первого элемента И, выход первого элемента И соединен с информационным входом первого регистра сдвига, выход и единичный вход первого триггера соединены соответственно с первым входом второго элемента И и с входом третьего элемента И, выход и единичный вход второго триггера соединены соответственно с первым входом четвертого элемента И и с выходом первого элемента ИЛИ, первый и второй входы которого подключены к выходам пятого и шестого элементов И соответственно, о тличающийся тем, что, с целью расширения функциональных возможностей, состоящего в генерировании последовательности простых чисел, он содержит третий и четвертый регистры сдвига, второй и третий сумматоры, вычитатель, блок' сравне-. ния, третий, четвертый, пятый и шестой триггеры, три коммутатора, причем выход генератора импульсов соединен с входами синхронизации третьего и четвертого регистров сдвига и блока сравнения, первый выход распределителя импульсов соединен с вторым входом первого сумматора и нулевым входом третьего триггера, второй и третий выходы распределителя импульсов соединены соответственно с первыми и вторыми информационными входами первого и второго коммутаторов, п -й выход ( и- - разрядность чисел) распределителя импульсов соединен с нулевыми входами первого, второго и четвертого триг- § геров, с первыми входами шестого и 'седьмого элементов И и через элемент задержки с установочным входом блока сравнения, единичный вход четвертого триггера и счетные входы пятого и шестого триггеров подключены соответственно к выходам пятого элемента И, первого элемента ИЛИ и третьего элемента И, выходы первого и второго триггеров' подключены к входам второго элемента ИЛИ, выход которого соединен с управляющим входом третьего коммутатора и через элемент НЕ с вторым входом первого элемента И, выход четвертого триггера подключен к первому входу восьмого элемента И, выходы пятого и шестого триггеров соединены с управляющими входами первого и второго коммутаторов соответственно, выходы первого и второго коммутаторов подключены к.вторым входам четвертого элементов И соответственно, выход второго элемента И подключен к первому входу второго сумматора, выход второго сумматора соединен с вычитающим входом вычитателя и информационным входом третьего регистра сдвига, выход которого под— ключей к второму входу второго сумматора, выход четвертого элемента И подключен к первому входу третьего, сумматора, выход третьего сумматора соединен с первым информационным входом третьего коммутатора и с информационным входом четвертого реги* стра сдвига,.выход которого подключен к вторым входам третьего сумма·тора и восьмого, элемента И, выход второго регистра сдвига подключен к второму информационному входу, третьего коммутатора, выход которого подключен к суммирующему входу вычитателя, выход вычитателя соединен с информационным входом второго регистра сдвига, единичным входом третьего триггера и с вторым входом седьмого элемента И, выход которого подключен к первым входам третьего и пятого элементов И, инверсный выход третьего триггера подключен к второму входу шестого элемента И, первый и второй информационные входы блока сравнения подключены к выходам второго сумматора и первого элемента И соответственно, первый выход блока сравнения подключен к второму входу третьего элемента И, второй и третий выходы блока сравнения через третий элемент ИЛИ подключены к второму входу пятого элемента И, выход восьмого элемента И является выходом генератора двоичных чисел.