SU595732A1 - Устройство дл сложени и вычитани чисел в фазо-импульсной форме - Google Patents

Description

1

Устройство относитс  к области автоматики и выч1 слительной техники н мо:кет быть использовано при реализации технических средств цифровой автоматики и цифровых электроизмср1Гсльных нриберов.

Р1звесткы устройства, выполн ющие операции сложени  и вычитани .

Известное устройство дл  определени  разности двух чисел, содержащее счетчик уменьшаемого , счетчик вычитаемого, счетчик абсолютной разности, триггер знака, схему сравнени , генератор импульсов и элементы И, выполн ет операцию вычнтаНИЯ двух Л разр дных чисел путем добавлени  единичных имнульсов в счетчик, содержащий меньщее из двух чисел, до момента их равенства. Однако это устройство не выполн ет операции сложени , кроме того, имеет ограниченное быстродействие , повыщение которого возможно лишь применением более высокочастотных счетчиков. Применение двух счетчиков, используемых дл  вычислени , также  вл етс  недостатком этого устройства 1.

Известное устройство дл  слолсени  выполн ет операцию сложени  цифр, представленных дес тичным фазо-импульсным кодом, и содержит преобразователь фазы цифры в число импульсов, матрицу сло кени , пороговую и логическую схемы, два регистра и счетчик. Однако это устройство не осуществл ет операции вычитани  и не может быть использовано дл  сложени  jV-разр дных чисел 2.

Из известных устройств наиболее близким по технической сущности к изобретению  вл етс  устройство дл  сложени  и вычитани  чисел в фазо-имиульсной форме, содержащее два элемента ЗИ-ИЛИ, блок сравнени  разр дов , накапливающий счетчик, блок переключени  разр дов, блок преобразовани  фазы цифры .в число импульсов, триггер запуска , элемены И и ИЛИ, причем выходы элементов ЗИ-ИЛИ соединены соответственно с первым и вторым информационными входами блока сравнени  разр дов, выход первого

элемента ЗИ-ИЛИ подключен также к первым входам первого и второго элементов И, к вторым входам которых подключены соответственно шина разрешени  сложени  и щина разрешени  вычитани . Выход первого

элемента И соединен с первым входом первого элемента ИЛИ, выход которого соединен с запускающим входом блока преобразовани  фазы цифры в число импульсов, выход второго элемента И соединеи с первым входом второго элемента ИЛИ, выход которого соединеи со стоповым входом блока преобразовани  фазы цифры в число импульсов, тактовый вход которого подключен к первому тактовому входу устройства, управл ющие входы -

к выходам блока переключени  разр дов, а

информационные выходы - к соответствующим входам накапливающего счетчика. Другие выходы блока переключени  разр дов соединены с входами элементов ЗИ-ИЛИ, другие входы которых нодключеив соотзстствеино к входам разр дов вычитаемого и к зходам разр дов умеиьшаемого. Тактовый вход блока переключени  разр дов подключен к выходу третьего элемента И, нервый вход которого подключен к второму тактовому входу устройства, устаповочные входв блока переключени  разр дов подключены к щ1П1ам разрещепн  сложени  и вычитаин . Шина разрсщеии  вв1читанн  подключена также к управл ющему входу блока сравнени  разр дов , вход запуска устройства подключеп к едпиичиому входу триггера запуска, нулевой вход которого подключеп к выходу блока иереключепп  разр дов, а вв1ход---к второлау входу третьего элемента И 3.

Однако это устройство ироизводнт операции сложени  и вычитани  лишь с одним деСЯТИЧНЫЛ1 разр дом, а дл  оиераций с Л-разр днымн чиелами требуете  его Л-кратпое повторение, что существенно уеложн ет и удорожает устройство.

Цель изобретени  - унрощеине устройства дл  сложени  и вычитани  Л-разр дных дес тичных чисел, нредставленных в фазо-нмпульспой форме.

Это достигаетс  тем, что в иредлагаемое устройство введены блок уиравлегп-ш фазой умепьщаемого п четвертый элемепт И, первый вход которого подключеп к выходу блока сравиенн  разр дов, второй - к третьему тактовому входу устройства, третий - к третьему входу третьего элемеита И и к инвереному контрольному выходу блока нреобразованн  фазы цифры в число пмнульеов, а выход - к первому входу блока управлени  фазой уменьшаемого, второй вход которого соединен с входом сброса блока сравнепи  разр дов, вторым входом второго элемента и выходом третьего элемеита И, третий вход блока уиравленн  фазой умепьщаемого еоединен с пр мым контрольным выходом блока преобразовани  фазы цифры в чиело имиульсов, четвертый вход - с вторым тактовым входом устройства, п тый вход - с выходом второго элемента ЗИ-ИЛИ, а выходы подключены к второму и третьему входам нервого элемента ИЛИ.

Кроме того, блок управлени  фазой уменьшаемого содержит два триггера, три элемента И и элемент задержки, нрнчем первый вход блока подключен к единичному входу нервого триггера, единичный и нулевой выходы которого соединены с первымн входами соответственно первого н вторОго элементОВ И, вторые входы которых соединены е п тым входом блока, а третьи входы - с нулевым выходом второго триггера, нулевой вход которого подключен к второму входу блока, а единичный - к выходу третьего элемента И, входы которого иодключены к третьему и четвертому входам блока. Выход нервого элемента И через элемент задержки подключен к нулевому входу первого триггера. Выходы второго э.темеита И и элемента задержки  вл юте  ;ь ходами блока.

Ма фиг. 1 показапа фупкциональна  схема п)едлагаемого устройства; на фиг. 2 - времеииа  диаграмма работы устройства при вычитании; иа фиг. 3 - то же, ири сложении чисел.

Дл  онределеииости на фиг. 1 изображена схема }стройства, нредназначенного дл  сложенн  н вычитани  трехразр дных дес тичных чисел, иредставлепных обратным фазоимнульсным кодом (т. е. импульсы с фазами чпсел следуют во времени в пор дке 9, 8, 7,..., 1, О, 9,...).

Устройство содержит элементы ЗИ-ИЛИ 1 и 2, блок 3 сравнени  разр дов, элементы 1-1 4 и 5, элемситы ИЛИ 6 и 7, блок 8 преобразоваии  фазы цифры в число имиульсов, иакаиливающий счетчик 9, блок 10 иереключеин  разр дов, тригге) И запуска, элементы PI 12 и 13, блок 14 управлени  фазой уменьшаемого , а также вход 15 запуска устройства, игнпу 16 разрешени  вычитани , щину 17 разрешени  сложени , входы 18i - 18з разр дов уменьшаемого, входы 19i-19з разр дов вычитаемого п тактовые входы 20, 21 и 22. Блок 10 переключени  разр дов по выходу 23 уиравл ет вычнелением в первом разр де, опрашива  ио выходам 23i и 232 последовательио входы 18i и 19i первого разр да уменьшаемого и вычитаемого, затем но выходу 24 управл ет вычиелепием во втором разр де, опрашива  ио выходам 24, и 242 входы 182 и 192 второго разр да уменьшаемого и вычитаемого и ио выходу 25 подаетс  команда на вычисление в третьем разр де, оирашнва  по выходам 25 и 252 входы 18з и 19з третьего разр да уменьшаемого и вычитаемого.

Блок 3 еравнени  разр дов содержит элементы И 26 п 27 н триггеры 28 и 29. Блок уиравлепн  фазой уменьшаемого содержит триггеры 30 и 31, элементы И 32, 33 и 34 и элемепт задержкп 35. Блок преобразовани  фазы цифры в число импульсов состоит из триггера 36 и элементов И 37, 38 и 39.

Устройство работает еледующим образом.

Ири вычитании по входам 18i, 182, 18з поступают разр ды уменьшаемого, а по входам 19ь 192, 19з - вычитаемого, причем фазо-имиульеные чпела предетавлены обратным фазо-импульсным кодом. Сигнал, поступающий ио Ш1и;е 16 разрешенп  вычитани , устанавливает устройство в режим «Вычитание, разреша  работу блока 3 сравнени  разр дов подготовкой по одиому из входов элементов И 26 п 27, открывает элемент И 5, а также по этому сигналу в блоке 10 переключени  разр дов объедин юте  выходы 23i, 232, 24i и 242 и 25i н 252.

Вычиеление разности начинаетс  по запускающему пмнульсу, ноступающему по входу 15 запуска устройства и гт -реключающему

триггер 11 запуска в единичное состо ние. Потенциал с пр мого выхода триггера запуска открывает элемент И 12, после чего paspeniaетс  прохождение через него импульсов опорной последовательиости fo, поступающих по тактовому входу 20 (фиг. 2, а). Импульс F в момент t подтверждает исходные (нулевые) состо ни  триггеров 28, 29 и 31 и переключает блок 10 переключени  разр дов в положение , при котором на выходах 23 и 23i-232 по вл етс  единичный потенциал (фиг. 2, в). При этом подготавливаетс  по одному элемент И 37, а через элементы ЗИ-ИЛИ 1 и 2 разрешает прохождение импульсов с фазами первых (младших) разр дов уменьшаемого и вычитаемого.

Пусть требуетс  вычислить разность 824- 416. Здесь в первом разр де уменьшаемое «4 меньше вычитаемого «6, поэтому импульс с выхода элемента ЗИ-ИЛИ 1 опережает импульс с выхода элемента ЗИ-ИЛИ 2 (фиг. 2, е). Благодар  этому в момент /г переключаетс  триггер 28, закрыва  пулевыл потенциалом с инверсного выхода элемент И 27. Этот же импульс, пройд  элементы И 5 и ИЛИ 7, подтверждает нулевое состо ние триггера 36.

В момент tz иостунает импульс с фазой «4- (уменьшаемое, фиг. 2, д), который, пройд  открытый элемент И 33 и элемент ИЛИ 6. переключает в единичное состо ние триггер 36 (фиг. 2, л. При этом открываетс  элемент И 37 и закрываютс  элементы И 12 и 13. Через элемент И 37 на вход первого разр да накапливаюшего счетчика 9 начинают поступать импульсы тактовой последовательности .FT, импульсы которой не совпадают с импульсами опорной носледовательностн FC,. Этого можно достичь, формиру  опорную иоследовательность на импульсах, а последовательность FT на паузах между импульсами обшего тактового генератора. Количество импульсов, поступающих иа вход первого разр да накапливающего счетчика 9, равно чнслу периодов последовательности FT, укладывающих на отрезке времени между моментами по влени  импульсов с фазами уменьшаемого «4 и вычитаемого «6, т. е. разности 14 - .

Поскольку уменьшаемое меньше вычитаемого в даииом разр де, то вычисление происходит за два такта (под тактом в фазо-импульсных системах понимаетс  отрезок времени двум  импульсами, несущими, одну и ту же информацию), так как при единичном состо ни  триггера .36 элемент И 12 закрыт и очередной импульс последовательиости FO в момент tx на вход блока 10 переключени  разр дов не проходит. Вместе с тем во втором такте вычислени  разности в первом разр де нужно запретить прохождение импульса с фазой уменьшаемого на вход триггера 36, дл  чего в момент t импульсом последовательности FO через элемент И 34 переключаетс  в единичное состо ние триггер 31. закрыва  элементы И 32 и-33 нулевым потенциалом с ni:BepcHoro выхота (фпг. 2, ; ИМПУЛЬС с фазой «4 показпп пупктпром)В MOMei-гг /5 импульс с фазой вычитаемого «6 через элемотггы И 5 п 1-1ЛИ 7 устаиавли5 васт триггер 36 в исходное состо ние, благолап  чему прохождение имиульсов на вход первого разр да накопительного счетчика 9 ирекраи1,аетс . п в )1ем оказываетс  зафиксированным результат вычисленн  разности в

0 первом разр де. При вычислении следующего разр да разр д уменьшаемого нужно , иа «1. т. е. произвести «заем единицы в разр де дес тков прп Шзршслеиип разр да едги-п Ц. С этой целью импульсом ио5 следовательности FO (фиг. 2, б) в момент fo через элемент И 13, открытый единичными потепшалами с пр мого вывода триггера 28 п инверсного выхода триггера 36. переключаетс  в едипичпое состо ние триггер 30

0 (Аиг. 2, и. Последовательность FO имеет тот ко период, что и Г,-, но смещена опгосителыю тюслсдпей в сторои-; опсреженп  па один период такто1оГ| последовательности FT.

В момент /7 импульсом с вьтхола элемента

5 И 12. котопый к этому моменту открыт, ибо триггер 36 уже установлен в исходное соето ипе , переключаютс  в неходкое состо ние триггеры 28 1 31. а во второе положеиие - блок 10 переключени  разр дов. При этом

0 одипичпые потептитпльт исчезают на его выхолах 23 и 23.. 23;i и по вл ютс  на выходах 24 24;. 24; (фиг. 2.   , что означает начало пт тчислоии  в тpeтьe t такте разр да дес тков разности по импульсам, дсйствуюпим на

5 входах 18, и 192.

Так как в пазп дах дес тков уменьшаемое больше вычитаемого, то первым постлиает илтульс с фазой )мепьп1аемого, который переключает в едпнпчпое состо ние триггер 29

0 (сЬиг. 2. д, .), что приводит к заирету переключеии  триггера 28 через элемент И 26. Триггер 30 остаетс  к ЭТОМУ моменту в едттиичиом состо иии (фиг. 2. //), поэтол у открыт элемент И 32 ly закрыт элемент И 33. Тем самым ИМПУЛЬС с фазой уменьшаемого «2 проходит иа вход триггера 36 через элемент 35 задержки и элемент ИЛИ 7. В элементе задержки этот импульс задерживаетс  на один период T тактовой последовательности, что

0 эквивалеитно уменьшению разр да дес тков yмeньцIae foгo на единицу. В момент ta имиульсьт иа обоих входах триггера 36 совпадают , поэтому он остаетс , в исходном состо титт и на-вход второго разр да иакопптельпо5 го счетч11ка ь:е. поступает пи одного пмп.ульса . так как элемент И 38 закрьтт. что эквивалентно-числл «О в разр д,е дес тков разности. В момент /10 имплльсом последовательности FO через элемент И 12 иереключаетс  в исходное состо ние триггер 29, а в третье положение- блок переключени  разр дов 10 (фиг. 2, .1;). К этому моменту триггер 30 также установлен в исходное состо ние импульсом с выхода элемент;; задержки 35. Теперь

5 единичные потенциалы действуют на выходах 25 и 25ь 252, благодар  чему подготавливаетс  по одному входу элемент И 39 и разрешаетс  прохождение разр дов сотен уменьшаемого и вычитаемого через элементы ЗИ- ИЛИ 1 и 2 по входам 18з и 19з, т. е. с момента /10 начинаетс  вычисление разр да сотен разности.

В моменг tn импульсом с фазой уменьшаемого «8 через элемент И 33 и ИЛИ 6 переключаетс  в единичное состо ние триггер 36, а в момент /i2 он устанавливаетс  в исходное .состо ние импульсом е фазой вычитаемого. За врем  нахождени  триггера 36 в единичном состо нии на вход третьего разр да иаконительного счетчика 9 через элемент И 39 иостунает количество импульеов, равное разности 8 - 4 4. В момент ii схема устройства устанавливаетс  в исходное состо ние, при этом в блоке 10 переключени  разр дов формируетс  импульс, поступающий па вход установкп к нуль триггера 11 .,В резvльтaтe в накопительны счетчик 9 оказываетс  добавленной разность 824 - 416 408.

Величина задержки т, KOTOpyjo претерпевает н.мпульс, проход щий через элемент задержки 35, не  вл етс  жесткой и может мен тьс  в иределах ,57т.

При сложеини па шине 17 разрещеии  елол ени  должен действо5ать единичный потенциал , а на щине 16 разрешени  вычитани  - нулевой. При этом в операции сложени  не учаетвует блок 3 сравнени , а блок 14 у.р г,лени  фазой уменьщасмого пропускает нмпульсы е фазами одного из слагаемых, не измен   их временного положени , ПОСКОЛЬКУ элемент И 13 посто нно закрыт н левым потенциалом с выхода триггера 28. Зто делает невозможным срабатывание триггера 30, а триггер 36 иереключаетс  в нулевое соето ние веегда в моменты .а,ейетви  импульса последовательности Ff,, который подтверждает исходное состо ние триггера 31. поэтому на выходе элемента И 34 импульс по витьс  не может, т. е. триггер 31 также посто нно находитс  в исходном (нулевом) состо нии. Кроме того, по сигналу по шине 17 разрешени  сложени , блок 10 переключени  разр дов устанавливаетс  в , при котором длительности импульсов на выходах 23, 24 и 25 составл ют два такта, а нл выходах 23ь 232; 24|, 240; 25, 252 - один такт.

Эпюры, по сн юшие работу устройства в режиме сложени , приведены на фиг. 3. Сигналы , представл ющие собой фазы слагаемых , поступают по входам 18i, 182 и 18з и 19ь 192 и 19з.

После запуска устройства импульс последовательности FO в момент / через элемент И 12 устанавливает блок переключени  разр дов в первое положение, при котором на выходе 23 по вл етс  сигнал, иоказачньй ьт фиг. 3, б, а на выходе 23i - изгнал, фиг. 3. е.

Пусть требуетс  вычислить сумму 2894-346. В течение первого такта разрешаетс  ппохождение сигналов первого (младшего) разр да первого слагаемого через элемент ЗИ- ИЛИ 2. В момент iz (фиг. 3, д} импульс с фазой первого слагаемого «9 через элемент И 33 и ИЛИ 6 переклгочает в единичное состо ние триггер 36 (фиг. 3,е). После этого через элемент И 37 на вход первого разр да накапливающего счетчика 9 начинают поступать импульсы последовательности FT (фиг. 3,м). В момент /3 триггер 36 устанавливаетс  ИМПУЛЬСОМ последовательности FQ через элемент ИЛИ 7 в нулевое состо ние, одновременно переключаетс  во второе положение блок 10 переключени  разр дов. За отрезок /з-4 на первый вход накапливающего счетчика 9 проходит дев ть нмпул)Сов. Сигнал с выхода 232 (фиг. 3,г) разрешает теперь прохождение через элемент ЗИ-ИЛИ 1 имиульса с фазой первого разр да второго слагаемого «6, котопый Переключает в момент t. (фиг. 3, е) через элемеиты И 4 и ИЛИ 6 триггер 36 вновь в (u I и 1 i ч н О со с т о   н и е.

Во втором такте импульсы последовательности РГ также проход т на вход первого разр да иакапливлюпгего счетчика 9, суммиру сь с ранее постхпивЩИми импульса ти первого слагаемого. Если суммарное количество импульсов , на вход одного и того же разр да накапливаюшего ечетчика. 9 больше дес ти, то в нем Еэзникает импульс пере1юса , поступающий на вход счетчика более старгигго г зр др. В момент is триггеп 36 ппзвп чтаетг  р иллевое состо ние, блок 10 тгереключени  пазр дов устанавливаетс  в третье состо ние, на выходе 24 по вл етс  сигнал, показанный на Лиг. 3. ж. на выходе 24i-сигнал, показанный на фиг. 3.   и начинаетс  вычисло1гие суммы чисел во ВТОРЫХ пазо л х сл г. емых. В дальн йите.т работа прптек рт  н логично описанной.

Таким образом, суммироватие Л -разр дных чисел происходит всегла зп отр.зо времени, равный 2N тактов. Вычисление же разности Л-разр  тных чисел осуществл етс  максимум за 2.V-1 такт, минимум за Л тактов.

Предложенное устройство наиболее эффективно использовать в системах, в которых числа представлены в обратном фазо-импульспом коде. Оно итожет быть применено также при пр мом фазо-импульспом коде и при двоичном коде, если ввести дополнительно на информационных входах преобразователь кодов .

Claims (3)

1. Устройство дл  сложени  и вычитани  чисел в фазоимпульсной форме, содержащее два элемента ЗИ-ИЛИ, блок сравнени  разр дов , накапливаюший счетчик, блок переключ и   р-зр дов, блок преобразовани  фазы цифры в число импульсов, триггер запуска , элеАТенты И и ИЛИ, причем выходы элементов ЗИ-ИЛИ соединены соответственно с первым и вторым информационными входами блока сравнени  разр дов, выход первого элемента ЗИ-ИЛИ подключен к первым входам первого и второго элементов И, к вторым входам которых подключены соответственно шина разрешени  сложени  и ииша разрешени  вычитани , выход первого элемента И соединен с первым входом первого элемента ИЛИ, выход которого соединен с запускаюпдим входом блока преобразовани  фазы цифры в число импульсов, выход второго элемента И соединен с первым входом второго элемента ИЛИ, выход которого соединен со стоповым входом блока преобразовани  фазы цифры в число импульсов, тактовый вход которого подключен к перпо у тактовому входу устройства, управл юш,ие входы - к выходам блока переключени  разр дов, а информационные выходы - к соответств}юш,им входам накапливающего счетчика, другие выходы блока переключени  разр дов соединены с входами элементов ЗИ-ИЛИ, другие входы которых подключены соответственно к входам разр дов вычитаемого и к входам разр дов умеиьшаемого, тактовый вход блока переключени  разр дов подключен к ВЫХОДУ третьего элемента И, первый вход которого подключен к второму тактовому входу устройства , установочные входы блока переключени  разр дов иодключены к шин м разрешени  сложени  и вычитани , шипа разрешени  вычитани  подключена также к управл юшему входу блока сравнени  разр дов, вход запуска устройства подключен к единичному входу триггера запуска, нулевой вход которого подключен к выходу блока переключени  разр дов, а выход - к второму входу третьего элемента И, о т л i-; ч а ю щ е е с   тем, что, с целью упрошени  устройства, в него введены блок управлени  фазой уменьшаемого и четвертый элемент И, первый вход которого подключен к выходу блока сравнени  разр дов, второй - к третьему тактовому входу устройства , третий-к третьему входу третьего элемеита И и к инверсному контрольному выходу блока преобразовани  фазы цифры в число импульсов, а выход - к цервому входу блока управлени  фазой уменьшаемого, втопой вход которого соединен с входом сброса блока сравнени  разр дов, вторым входом второго элемента ИЛИ и выходом третьего элемента И, третий вход блока управлени  фазой уменьшаемого соединен с пр мым контрольным выходом блока преобразовани  фазы цифры в число импульсов, четвертый вход - с вторым тактовым входом устройства, п тый вход - с выходом второго элемента ЗИ-ИЛИ, а выходы подключены к второму и

третьему входам первого элемента ИЛИ.

2,Устройство по п. 1, отличаю ш,еес  тем, что блок управлени  фазой уменьшаемого содержит два триггера, три элемента И и элемент задержки, причем первый вход блока подключен к единичному входу первого триггера, единичный и нулевой выходы которого соедииены с первыми входами соответст г :но первого и второго элементов И, вторые входы которых соединены с п тым входом блока, а третьи входы - с нулевым выходом второго триггера, нулевой вход которого подключен к второму входу блока, а еднинчный - к выходу третьего элемента И, входы которого подключены к третьему и четвертому входам блока, выход первого элемента И через элемент задержки подключен к нулевому входу первого триггера, выходы второго элемента И и элемента задержки  вл ютс  выходами блока.

РТсточники информации,

прин тые во внимание при экспертизе

1. Авторское свидетельство СССР №341031, кл. G 06F 7/02, 1970.

2. Авторское свидетельство СССР №370606, кл. G 06F 7/385, 1970.

3.Авторское свидетельство СССР №365704, кл. G 06F 7/50, 1970.