SU365704A1 - - Google Patents
Info
- Publication number
- SU365704A1 SU365704A1 SU1472428A SU1472428A SU365704A1 SU 365704 A1 SU365704 A1 SU 365704A1 SU 1472428 A SU1472428 A SU 1472428A SU 1472428 A SU1472428 A SU 1472428A SU 365704 A1 SU365704 A1 SU 365704A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- circuit
- input
- output
- pulse
- trigger
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
Авторы С. М. Голик, П. П. изобретени За витель П BD nAT,:iiTj,3 jp;;;;y:u; C;БИ5Л1 0Y ; ,A
1
Устройство относитс к области автоматики и вычислительной техники и может быть использовано при реализации технических средств цифровой автоматики и электронных вычислительных машин.
Известен накопительный дес тичный сумматор , содержащий преобразователь фазо-импульсного нредставлени числа в числоимцульсное , св занный с фазо-импульсной чейкой пам ти, котора выходом св зана с устройством формировани импульса единицы переноса в старший разр д.
Известное устройство не позвол ет производить вычитание чисел.
Предложенное устройство отличаетс тем, что в него дополнительно введена схема сравнени операндов, выход которой св зан со входом схемы формировани сигналов переноса . Один из входов схемы сравнени операндов соединен с шиной строб-импульсов сравнени , а два других - с шинами операндов .
Это позвол ет производить в устройстве операцию вычитани .
Блок-схема устройства приведена на чертеже .
Устройство содержит преобразователь / фазо-импульсного представлени чисел в число-имнульсное , выход которого св зан со входом 2 фазо-импульсной чейки пам ти 3, св занной по выходу со входом 4 схемы формировани сигналов переноса 5. Входы 6 vi 7 схемы формировани сигналов переноса 5 соединены с выходами схемы сравнени операндов 8, вход 9 которой служит входом строб-импульсов сравиени , а входы ШиП - с шинами операндов В и .4 соответственно.
Преобразователь 1 содержит логические
схемы «И 12 и 13, выходы которых св заны со входами логической схемы «ИЛИ 14. Один из входов схемы «И 12 св зан с шиной 15 нулевой последовательности опорных импульсов и одним из входом схемы «И 16,
другой вход схемы «PI 12 соединен с шиной 17 строб-импульсов сложени и одним из входов схемы «И 18. Один из входов схемы «И 13 соединен с шиной 19 cтpoб-имiпyльcoв вычитани и с одним из входов схемы «И 16, а
другой вход схемы «И 13 св зан с входом 10 операнды В и одним из входов схемы «И 18. Выходы схем «И 16 и 18 через схему «ИЛИ 20 св заны со входом установки «1 триггера 21. Выход схемы «ИЛИ 14 соединен со входом установки «О триггера 21, выход которого соединен с одним нз входов трехвходовой схемы «И 22, второй вход которой через схему «ИЛИ 23 св зан с шиной 17 и шиной 19, а третий вход схемы «И 22 св зан с клеммой 24 тактовых импульсов TI. НАКОПИТЕЛЬНЫЙ ДЕСЯТИЧНЫЙ СУЛ гДТОР Гончарезский и Ю. Т. Чр гирнн
Фазо-импульсна чейка пам ти 3 содержит схему «ИЛИ 25, входами св занную со входом 2, клеммой 26 счетных тактовых импульсов TZ и клеммой 27 переноса из предыдущего разр да. Схема «ИЛИ 25 выходом присоединена к счетному входу 28 фазо-импульсного элемента пам ти 29. Через схему «ИЛИ 30 к динамическому входу 31 фазо-импульсного элемента пам ти 29 подключены вход 11 и клемма 32 пулевой опорной последовательности .
Схема формировани сигналов переноса 5 содержит триггер 33, счетный вход которого служит входом 4, а вход установки «О соединен с клеммой установки «О сложени . Выход триггера 33 через схему «И 34, соединенную выходом со входом схемы «ИЛИ 35, св зан с клеммой 36 переноса в старший разр д . Другой вход схемы «И 34 св зан с клеммой 37 импульсов опроса. Другой вход схемы «ИЛИ 35 соединен с выходом схемы «И 38, входы которой св заны с клеммой 39 строб-импульса переноса, клеммой 24 и выходом схемы «ИЛИ 40, соединенной с клеммой 41 признака переноса в последующий разр д. Один из входов схемы «ИЛИ 40 св зан через схему «И 42 с клеммой 43 признака переноса из предыдущего разр да и с выходом триггера 44. Другой вход схемы «ИЛИ 40 служит входом 45. Входы триггера 44 установки «О и «1 служат входами 6 и 7 соответственно .
Схема сравнени операндов 8 содержит схему «И 46 один из входов которой св зан со входом схемы «И 47 и служит входом 9, а другой - входом W. Второй вход схемы «И 47 служит входом 11. Выход схемы «И 46 св зан со входом установки «О триггера 5 и с одним из входом схемы «И 49. Выход схемы «И 47 св зан с другим входом схемы «И 49 и через схему «ИЛИ 50 - со входом установки «1 триггера 48. Другой вход схемы «ИЛИ 50 св зан со входом 6 схемы формировани сигналов переноса 5 и клеммой 51 нулевого входа триггера 44. Выходы триггера 48 и схемы «И 49 св заны со входами 45 и 7 схемы формировател сигналов переноса.
Устройство работает следующим образом.
Преобразователь / служит дл преобразовани числа В (при сложении) и дополнени числа В до дес ти (при вычитании) в пачку импульсов. Фазо-импульсна чейка пам ти 3 служит дл хранени результата суммировани .
Схема сравнени операндов 8 служит дл определени равенства чисел А и В или какое из чисел больще.
На динамический вход 31 фазо-импульсной чейки пам ти 3 через схему «ИЛИ 30 подаетс число А (), прибавл етс число В (). На единичный вход триггера 21 через схему «ИЛИ 20 и схему «И 18 поступают импульсы с фазой числа В, а на нулевой вход - через схему «ИЛИ 14 и схему «И 12 поступают нулевые опорные импульсы .
Таким образом, на входе схемы «И 22 цифра представлена длительностью импульса.
При наличии строб-импульса сложени на входе схемы «И 22, поступающем по щине 17 схемы «ИЛИ 23, с выхода 2 схемы «И 22 выдаютс импульсы, число которых соответствует длительности импульса на входе схемы «И 22 и которые поступают через схему «ИЛИ 25 на счетный вход 28 фазо-импульсного элемента пам ти 29.
Процесс сложени происходит в фазо-импульспой чейке пам ти t. С выхода 4 фазоимпульсной чейки пам ти импульсы поступают на счетный вход триггера 33 (триггер служит дл анализа наличи переноса). Оп устанавливаетс в нулевое положение импульсами , частота которых в два раза меньще частоты нулевых опорных импульсов.
Если , то за интервал времени от установки триггера 33 в нуль до опорного нулевого импульса с выхода фазо-импульсного элемента пам ти 29 выйдет один импульс, который поступает на счетный вход 4 триггера 33.
Триггер 33 устанавливаетс в единичное состо нр1е и выдает запрещающий потенциал, который поступает с выхода триггера на первый вход схемы «И 34. На второй вход (клемму ) 37 схемы «И 34 поступают импульсы опроса с частотой в два раза меньшей частоты нулевых опорных импульсов и сдвинутых на полтакта счетных тактовых импульсов относительно опорной нулевой частоты. На выходе схемы «И 34 и выходе (клемме) 36 схемы «И 35 импульса переноса не будет.
Если , то за интервал времени от установки триггера 33 в нулевое состо ние до опорного нулевого импульса с выхода фазоимпульсной чейки пам ти выйдет два импульса , которые поступают на счетный вход триггера 33. Первый импульс установит триггер в единичное состо ние, а второй импульс возвратит его в нулевое состо ние. С выхода триггера 33 выдаетс разрещающий потенциал , поступающий на первый вход схемы «И 34. При поступлении на второй вход (клемму) 37 схемы «И 34 импульса опроса с выхода схемы «И 34 и выхода схемы «ИЛИ 35 выдаетс импульс переноса.
При вычитании сумматор работает следующим образом. На динамический вход 11 фазо-импульсного
5 элемента пам ти 29 через схему «ИЛИ 30 подаетс число А и отнимаетс число В. На единичный вход триггера 21 через схему «ИЛИ 20 и схему «И 16 поступают нулевые опорные импульсы, а на пулевой вход через
0 схему «ИЛИ 14 и схему «И 13 поступают импульсы с фазой числа В.
Таким образом, на первом входе схемы И 22 цифра (дополнение числа В до дес ти) представлена длительностью импульса. При
наличии строб-импульса вычитани на втором
входе схемы «И 22, поступающим по шине 19 схемы «Р1ЛИ 23, с выхода схемы «И 22 выдаютс импульсы, число которых соответствует длительности импульса на первом входе схемы «И 22 и которые поступают на счетный вход 28 фазо-импульсного элемента пам ти 29.
Процесс сложени числа Л с дополнением числа В до дес ти происходит в фазо-импульсном элементе пам ти.
Если , то при наличии стробимпульса сравнени , поступающего на первые входы 9 схем «И 46 и 47, с выхода триггера 48 выдаетс запирающий потенциал. Признак переноса с выхода (клеммы) 41 схемы «ИЛИ 40 в последующий разр д н поступает. Импульсы переноса с выхода схемы «И 55 и с выхода (клеммы) 36 схемы «ИЛИ 35 не выдаютс .
Если , то при наличии строб-импульса сравнени с выхода триггера 48 выдаетс разрешающий потенциал. С выхода (клеммы) 41 схемы «ИЛИ 40 в последующий разр д поступает признак переноса. При наличии стробимпульса переноса на выходе (клемме) 39 схемы «И 38 на вход схемы «ИЛИ 35 поступают дев ть импульсов, которые устанавливают в последующем разр де на число единиц меньше того, которое там хранилось.
Если А В, то при наличии стробимпульса сравнени с выхода триггера 48 выдаетс запрещающий потенциал. Схема «И 49 срабатывает и устанавливает триггер 44 в единичное состо ние.
С выхода триггера 44 выдаетс разрешающий потенциал.
При наличии признака переноса предыдущего разр да на выходе схемы «И 42 она срабатывает и через схему «ИЛИ 40 выдает признак переноса в последующий разр д. При наличии строб-импульса переноса на входе (клемме) 39 схемы «И 38 с выхода схемы «ИЛИ 35 выдаютс дев ть импульсов.
Предмет изобретени
Накопительный дес тичный сумматор, содержащий преобразователь фазо-импульсного представлени чисел в число-импульсное,
св занный по выходу со входом фазо-импульсной чейки нам ти, выход которой соединен с одним из входов схемы формировани сигналов переноса, отличающийс тем, что, с целью расширени функциональных возможностей сумматора, в него дополнительно введена схема сравнени операндов, выход которой св зан с другим входом схемы формировани сигналов переноса, один из входов схемы сравнени операндов соединен с шиной стробимпульсов сравнени , а два других - с шинами операндов.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1472428A SU365704A1 (ru) | 1970-09-03 | 1970-09-03 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1472428A SU365704A1 (ru) | 1970-09-03 | 1970-09-03 |
Publications (1)
Publication Number | Publication Date |
---|---|
SU365704A1 true SU365704A1 (ru) | 1973-01-08 |
Family
ID=20456876
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1472428A SU365704A1 (ru) | 1970-09-03 | 1970-09-03 |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU365704A1 (ru) |
-
1970
- 1970-09-03 SU SU1472428A patent/SU365704A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4160154A (en) | High speed multiple event timer | |
SU365704A1 (ru) | ||
SU1043639A1 (ru) | Одноразр дный двоичный вычитатель | |
SU1193658A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU362490A1 (ru) | Реверсивный счетчик | |
SU1023323A1 (ru) | Устройство дл извлечени кубического корн | |
SU1279058A2 (ru) | Умножитель частоты следовани импульсов | |
SU563675A1 (ru) | Сумматор | |
SU470826A1 (ru) | Веро тностное устройство дл делени двух чисел | |
SU450166A1 (ru) | Вычислитель разности двух чисел | |
SU531156A1 (ru) | Последовательный сумматор | |
SU717756A1 (ru) | Устройство дл определени экстремального числа | |
SU1411775A1 (ru) | Устройство дл вычислени функций | |
SU771619A1 (ru) | Устройство дл допускового контрол | |
SU748880A1 (ru) | Делитель частоты следовани импульсов с переменным коэффициентом делени | |
SU378925A1 (ru) | Устройство для сокращения избыточности дискретных сигналов | |
SU473181A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU534875A1 (ru) | Реверсивный счетчик | |
SU694867A1 (ru) | Устройство дл цифрового усреднени двоично-кодированных сигналов | |
SU463234A1 (ru) | Устройство делени времени циклов на дробное число интервалов | |
SU560222A1 (ru) | Устройство дл преобразовани двоичного кода в код гре и обратно | |
SU1283756A1 (ru) | Устройство дл вычислени квадратного корн | |
SU693538A1 (ru) | Преобразователь интервала времени в цифровой код | |
SU741321A1 (ru) | Посто нное запоминающее устройство | |
SU1451832A1 (ru) | Генератор импульсов управл емой частоты |