SU378925A1 - Устройство для сокращения избыточности дискретных сигналов - Google Patents

Description

1

Изобретение относитс  к автоматике и вычислительной технике.

Известно устройство дл  сокращени  избыточности дискретных сигналов, содержащее регистр входа, св занный с вычислительным блоком, к которому подключен блок задани  точности аппроксимации, и с блоком ввода, подключенным к регистру выхода, и анализатор .

Описываемое устройство отличаетс  тем, что анализатор содержит счетчик, диодную матрицу, логические схемы, схему задержки, триггер и формирователь импульсов, причем выходы вычислительного блока подключены ко входам триггера, выходы которого через формирователи импульсов подключены к первой схеме сборки, и ко второй схеме сборки, выход которой подключен к первым входам схемы антисовпадени  и совпадени , ко вторым входам которых подключена входна  шина анализатора, выход схемы антисовпадени  подключен ко входу первой схемы сборки , выход которой подключен к сбросовому входу счетчика, а выход схемы совпадени  подключен через схему задержки к счетному входу счетчика, выход которого соединен с диодной матрицей, св занной с блоком ввода и регистром выхода.

Это позвол ет сократить количество оборудовани  и тем самым повысить надежность

устройства в работе, что особенно важно при обработке цифровых данных в многоканальных системах обработки.

Поступившие на вход устройства отсчеты обрабатываютс  в вычислительном устройстве на основе решени  неравенства

l( - yi)i - (У1 - г/о) 8,(1)

(У1 -ii-yi)i- (У1 - г/о) - S,(2)

где УН - величина первого отсчета на участке аппроксимации;

г/j+i - величина текущего значени  отсчета;

/ - номер отсчета; б - заданна  точность аппроксимации.

На чертеже изображена структурна  схема предлагаемого устройства.

Оно содержит диодную матрицу 1, блок ввода 2, регистр входа 3, регистр выхода 4, триггер 5, счетчик 6, вычислительный блок 7, блок 8 задани  точности аппроксимации, схему антисовпадени  9, схему 10 временной задержки , схемы сборки // и 12, схему совпадени  13. Диодна  матрица / выполнена в виде одной строчки дл  выделени  определенного кода числа. Ее выход  вл етс  выходом анализатора 14, который подключен к блоку ввода 2 и регистру выхода 4.

Триггер 5, включенный на входе анализатора 14, выполн ет задачу выделени  первых импульсов, поступающих с выходов вычислительного блока 7. В блоке задани  точности аппроксимации хран тс  коды чисел, которые определ ют границы зоны допустимых отклонений . Блок антисовпадени  9 входом «Запрет св зан через схему сборки 11 с выходами вычислительного блока, а пр мым входом - с входом 15 анализатора, на который поступают импульсы синхронизации (тактовые импульсы). Формирователи импульсов 16 и 17 (в простейшем случае дифференцирующие цепочки) включены на выходе триггера 5 дл  выделени  моментов измерени  состо ни  триггера.

Устройство работает следующим образом. В исходном состо нии после вывода существенного отсчета на выход 18 устройства сигналом от диодной матрицы 1 блок ввода 2 открыт, в регистре 3 хранитс  код числа предыдущего отсчета, регистр 4 очищен, триггер 5 и счетчик 6 наход тс  в состо нии, соответствующем предыдущему циклу работы устройства. Очередной отсчет (г/о), первый на новом участке аппроксимации, со входа 19 устройства вводитс  в регистр 3 и затем через блок ввода 2 - в регистр 4, блок ввода 2 закрываетс . Последующие отсчеты (например, t/i+i) со входа 19 поступают через регистр входа 3 в вычислительный блок 7, где обрабатываютс  согласно неравенствам (1) и (2), причем значение предыдущего отсчета (г/г) хранитс  в вычислительном блоке.

В процессе работы вычислительного блока на его выходах 20 или 21 могут по вл тьс  импульсы. На выходе 20 вычислительного блока импульсы возникают в случае невыполнени  неравенства (1), т. е. при превышении (t+l)-biM отсчетом верхней границы зоны допустимых отклонений. На выходе 21 импульсы возникают при невыполнении неравенства (2).

Рассмотрим работу анализатора 14 в нескольких типичных ситуаци х. Нусть на выходе 20 по вилось k импульсов, следующих подр д друг за другом. В этом случае от первого импульса триггер 5 опрокидываетс  в другое устойчивое состо ние. На его выходе формирователем импульсов образуетс  импульс , который устанавливает счетчик 6 в нуль, этот же импульс с выхода 20 через схему сборки 11 действует на схему антисовпадени  как сигнал запрета, а на схему совпадени  13 как разрещающий сигнал. Тактовый импульс, совпадающий во времени с импульсами на выходах 20 или 21, поступает со входа 15 через схему совпадени  13 и схему задержки 10 на счетный вход счетчика 6. Второй: и .Последующие импульсы будут действовать- на элементы схемы анализатора аналогично; .однако триггер 5 останетс  в прежнем состо нии. Триггер может мен ть свое состо ние только от первого из импульсов, подаваемого йа одно его плечо. В результате в,счетчик вводитс  число k. Если в матрице / предварительно защифрован код, равньш k, то происходит совпадение кодов, и на выходе

матрицы возникает сигнал вывода существенного отсчета. Сигнал выводит число из регистра 4 на выход 18 устройства и открывает блок 2 дл  ввода следующего отсчета. В любом другом случае: если импульсы на выходе

20 или 21 чередуютс  соответственно с импульсами на выходах 20 или 21 вычислительного устройства или если импульсы на выходах 20 или 21 чередуютс  с отсутствием импульсов по обоим выходам, в счетчике 6 не

происходит накапливани  импульсов. В первом случае счетчик сбрасываетс  на О импульсом с противоположного выхода вычислительного устройства, который измен ет при этом состо ние триггера 5 и сбрасывает счетчик через схему сборки 12, а во втором случае- тактовым импульсом со входа 19, который проходит через схему 9, так как отсутствует запрещающий импульс на ее втором входе.

Таким образом, на выходе матрицы по вл ютс  импульсы дл  вывода существенного отсчета только в том случае, когда в счетчике 6 окажетс  код числа k. Во всех остальных случа х счетчик устанавливаетс  в нуль. Все

отсчеты, с приходом которых счетчик не устанавливаетс  в положение дл  вывода существенного отсчета, считаютс  либо помехой, либо избыточными.

Предмет изобретени 

Устройство дл  сокращени  избыточности дискретных сигналов, содержащее регистр входа, св занный с вычислительным блоком, к которому подключен блок задани  точности аппроксимации, и с блоком ввода, подключенным к регистру выхода, и анализатор, отличающеес  тем, что, с целью упрощени  и повышени  надежности устройства в работе , анализатор содержит счетчик, диодную матрицу, логические схемы, схему задержки,

триггер и формирователи импульсов, причем выходы вычислительного блока подключены ко входам триггера, выходы которого через формирователи импульсов подключены к первой схеме сборки, и ко второй схеме сборки,

выход которой подключен к первым входам схемы антисовпадени  и совпадени , ко вторым входам которых подключена входна  шина анализатора, выход схемы антисовпадени  подключен ко входу первой схемы сборки , выход которой подключен к сбросовому входу счетчика, а выход схемы совпадени  подключен через схему задержки к счетному входу счетчика, выход которого соединен с диодной матрицей, св занной с блоком ввоаа

и регистром выхода.