SU746182A1 - Отсчетно-измерительное устройство - Google Patents

Description

Предлагаемое устройство относитс  к цифро вой информационно-измерительной технике, может быть использовано при автоматизации разностных измерений в различных област х науки и техники. Известно устройство дл  определени  разности двух импульсных последовательностей, содержащее реверсивный счетчик и Схемы синхронизации , в котором реверсивный счетчик служит в качестве двухканального интегратора разнос.ти частот эталонного и информационного сигналов. В зтом устройстве информаци  в реверсивном счетчике мен етс  с приходом каждотО импульса, что делает невозможным сн тие результирующей информации. Известно отсчетно-измерительное устройство, содержащее два формировател  частотно-имнуль сных последовательностей, генератор тактовых импульсов, состо щий из задающего генератоар и подключенного к его выходу шагового ра пределител  тактовых импульсов, два блока син хронизации, каждый из которых включает в себ  запоминаюишй триггер, первым входом подключевный к выходу одного из формирователей часгогао-импульсных последовательностей, и первую схему совпадени , одним нз входов подключенную к выходу заномннайщего триггера , а вторым входом - к первому управл ющему выходу генератора T KTOBE IX импульсов, дискретный фильтр, СОСТОЯЩЮЁ из двух инверторов , входами подключенных к выходам первых схем совпадени  соответствующих блоков жнхронизащм, двух схем совпадени , первыми входами подключенных к выходам инверторов, триггера вычитани  с раздельными входа1«и, своими выходами подключенного ко BtopbiM входам схем совпадени  дискретного фильтра, и реверсивный счетный блок, входами подключенный к выходам схем совпадени  дискретного фильтра. Это устройство малонадежно из-за сбоев при одновременном поступлении входньгх импульсов .. Цель изобретени  - повыщение надежности устройства. Поставленна  цель достигаетс  тем, что в известное отсчетно-измерительное устройство

введен логический блок, содержащий четыре схемы совпадени , три инвертора, триггер с раздельными вхсщами, дифференциальную цепь и блок установки в исходное состо ние, причем первый вход первой схемы совпадени  подключен к третьему входу первой схемы совпадени  первого блока синхронизации и выходу первого формировател  частотнЬтх импульсных последовательностей; выход первого инвертора подключен ко второму входу первой схемы совпадени  и к первому входу второй схемы совпадени ; выход второй схемы совпадени  соединен с первым входом триггера вычитани  дискретного фильтра; вход второго инвертора подключен к третьему входу первой схемы совпадени  второго блока синхронизации, к выходу второго формировател  частотно-импульсных последовательностей и к первому входу третьей схемы совпадени , выходКоторой соединен со входом первого инвертора; вход дифференцирующего звена подключен к выходу второго инвертора, а выход - ко второму входу третьей схемы совпадени ; одни из входов триггера с раздельными входами подключен к выходу первой схемы совпадени , а выход триггера соединен с третьим входом третьей схемы совпадени ; выход блока установки исходного состо ни  подключен ко второму входу триггера с раздельными входами и к первому входу четвертой схемы совпадени , выход которой соединен со вторь1М входом триггера вычитани  дискретного фильтра, в каждый из блоков синхронизации введен триггер перезаписи, первым входом подключенный к выходу первой схемы совпадени  синхронизации , а вторым входом соединенный с выходом запоминающего триггера, и втора  схема совпадени , первым входом подключенна  к выходу триггера перезаписи, вторым входом соединенна  со вторым управл ющим выходом генератора тактовых импульсов, а выходом подключенна  ко второму входу запоминающего триггера, причем втора  схема совпадени  первого блока синхронизации выходом подключена ко втЬрому входу второй схемы совпадени  логического блока, а втора  схема совпадени  второго блОка синхронизации выходом подключена ко второму входу четвертой схемы совпадени  логического блока.

На чертеже представлена структурна  электрическа  схема предлагаемого устройства.

Устройство содержит два формировател  частотных импульсных последовательностей 1, имеющих соответственно выходы 2 и 3, генератор тактовых импульсов 4, состо щий из задающего генератора 5 и подключенного к его выходу шагового распределител  тактовь1Х импульсов 6 с выходами 7-Ш; два блока синхронизации и, каждый и: которых состоит из запоминающего триггера 12, лмсгощегО единичный вход 13 (14), нулевой вход 15 (16) и единичный выход 17 (18), перпон схемы совпадени  19, имеющей входы 20-22 (23--25) и выход 26 (27), триггера перезаписи 28,, имеющего единичный вход 29 (30), нулевой вход 31 {32} и единичный выход 33 (34), второй схемы совпадени  35, имеющей входы 36 (37) и 38 (39) и выход 40 (41), дискретный фильтр 42, состо щий из двух инверторов 43 и 44, име ющих входы 45 и 46 и выходы 47 и 48, двух схем совпадени  49 и 50, имеющих входь 51, 52 и 53, 54, триггера вычитани  55, имеющего входы 56 и 57 и выходы 58 и 59, реверсивный счетный блок 60, имеющий входы 6 и 62, и логический блок 63, состо щий из первой схемы совпадени  64, имеющей входы 65, 66 и выход 67, первого инвертора 68, имеющего вход 69 и вькод 70, второй схемы совпадени  71, имеющей входы 72, 73 и выход 74, второго инвертора 75, имеющего вход 76 и выход 77 третьей схемы совпадени  78, имеющий входы 79, 80, 81 и выход 82, дифференцирующего звена 83, имеющего вход 84 и выход 85, триггера 86 с раздельными рхОдами 87, 88 и выходом 89, блока установки исходного состо ни  90, имеющего вьйсод 91, и четвертой схемы совпадени  92, имеющей входы 93, 94 и выход 95

Claims (1)

1. Принцип работы устройства заключаетс  в следующем. Каждый входной импульс частотных последовательностей, формируемых формировател ми 1, запоминаетс  соответствующим триггером пам ти 12 блоков синхронизации 11. Задающий генератор 5 через щаговый распределитель 6 разновременно опрацшвает состо ни  триггеров пам ти 12 и перезаписывает состо ни  на триггеры перезаписи 28 с помощью трехвходовой схемы совпадени  19, а также считывает состо ни  триггеров перезаписи 28 с помощью двухвходовых схем совпадени  35. На выходах 40 и 41 блоков синхронизации 11 формируют- с  с нхронизировагшые с тактовыми импульсами щагового распределител  6 последовательности импульсов посто нной длительности, равной интервалу между двум  соседними синхроимпульсами , которые поступают на входы дискретного фильтра 42, исключающего одиночночередующиес  входные импульсы и определ ющего очередность поступлени  счетных и тульсов на входы 61 и 62 реверсивного счетного блока 60, на вь1Ходе которого представл етс  в используемом коде результат сравнени  частотных импульсных последовательностей с учетом йнака их разности. Логический блок 63 устран ет неоднозначность исхощки-о состо ни  триггера вычитани  55 и устанапливает строгую очередность обработки информации, независимо от пор дка поступлени  ее на входы соответствующих фо1)мир(1ватслей частотных импульсных посЛсдопательностей 1. В исходном состо нии триггер вычитагш  55 запрещает прохождение и fflyльcoвчерез схему совпадени  49 и разрешает прохождение импуль сов через схему совпадени  50. В то же врем  триггер 86 разрешает прохождение через схему совпадени  78 импульса с дифференцирующего звена 83. В начале работы возможны два случа : первый импульс приходит с выхода 2 первого формировател  импульсных последовательностей 1 или с выхода 3 второго формировател  импульсных последовательностей. В первом случае с приходом импульса запоминающий триггер 12 устанавливаетс  в со- , сто ние, разрешающеепрохождение синхроимпульса через схему совпадени  19. Одновременно этим же импульсом через схему совпадени  64 сбрасываетс  в нуль 1риггер 86, запреща  прохождение импульса через схему совпадени  78. С приходом первого синхроимпульса триггер перезаписи 28 разрешает прохождение второго синхроимпульса через схему, совпадени  35 В то же врем  первый синхроимпульс через инвертор 43 поступает на вход схемы совпадени  49. Однако, поскольку на второй вход этой схемы с триггера вычитани  55 поступает запрещающий сигнал, на вход 61 реверсивного счетного блока 60 импульс не проходит. Второй синхроимпульс через схемы совпадени  35 и 71 перебрасывает триггер 55 в состо 1ше , разрешающее прохождение сигнала через схему совпадени  49 и запрещающее прохождение сигнала через схему совпадени  50. С приходом следующего илйтуль i с выхода 3 формировател  импульсных последовательностей 1 процесс прохождени  сигнала по этому каналу аналогичен описанному выше, и происходит очередной переброс триггера вычитани , а на вход 62 реверсивного счетного блока сигнал не поступает. Таким образом, при поочередном приходе импульсных последовательностей по двум каналам сигналы на входы 61 и 62 реверсивного счетного блока 60 не поступают . Если же на какой-то из каналов пришло подр д два или более импульсов, то они попадают на один из входов блока 60, так как с окончанием первого импульса .триггер ВЬ1ЧИтани  55 устанавливаетс  в состо ние, разрешающее прохождение импульсов соответствующего канала, и реверсивный счетный блок 60 фиксирует разницу числа импульсов по двум каналам . Во втором cviyiiie отсчет импульсных последовательностей начинаетс  с выхода 3 формировател  ). При )1()м первый импульс, поступающий на Kxo.i l-i запоминающего триггера 12 с задержкой во времени, определ емой параметрами дифференцирующего звена 83, через инвертор 75, дифференцирующее звено К., схему совпадени  78, инвертор 68 и схему ci падени  71 поступает на вход 57 триггера 55 и устанавливает его в состо ние, запрещающее прохождение импульса через схему совпадени  50 на вход реверсивного счетного блока 60. Одновременно этим же импульсом через схему совпадени  64 триггер 86 перебрасьтаетс  в состо ние, запрещающее прохождение последующих импульсов с дифференцирующего звена 83 через схему совпадени  78. В дальнейшем схема работает, как было описано в первом случае.. Предложенное устройство позвол ет достоверно определ ть величину и знак разности част6тнь1х ймпульснь1х последовательностей независимо от величины абсолютных значений частот входных импульсных последовательностей, обладает высокой надежностью в работе, определ емой исключением веро тности одновременного прихода счетных им11ульсов на входы реверсивного счетного блока. Формула изобретени  Отсчетно-измерительное устройство, содержащее два формировател  частотно-импульсных .последовательностей , генератор тактовых импульсов , состо щий из задающего генератора и подключенного к его выходу шагового распределител  тактовых импульсов, два блока синхронизации , каждый из которых включает в себ  за:поминающий триггер, первым входом подключенный к выходу одного из формирователей частотно-импульсных последовательностей, н нервую схему совпадени , одним Из входов подключенную к выходу запоминающего триггера , а вторым входом - к первому управл ющему выходу генератора тактовых импульсов, дискретный фнльтр, состо щий из двух ннверторов , входами подключенных к вь1ходам первых схем совпадени  соответствующих блоков синх15онизации, двух схем совпадени , первыми входами подключенных к выходам инверторов, триггера вычитани  с раздельными входами, своими выходами подключенного ко вторым входам схем совпадени  дискретного фильтра, и реверсивный счетный блок, входами подклгоченный к выходам схем совпадени  дискретного фильтра, отличающеес  тем, что, с целью повышени  надежности работы, в него введены логический блок, содержащий четыре схемы совйадёни , три инвертора, чриггер с раздельными входами, дифференциальную цепь и блок установки в исходное состо тше, причем первый вход первой схемы совпадени  подклю7746

   чен к третьему входу первой схемы совпадени  первого блока синхронизации и выходу первого формировател  частотных импульсных последовательностей, выход первого инвертора подключен ко второму входу первой схемы

   совпадени  и к первому входу второй схемы совпадени , выход второй схемы совпадени  соединен с первым входом триггера вычитани  дискретного фильтра, вход второго инвертора подключен к третьему входу пе|)вой схемы совI падени  второго блока синхронизации, к выходу второго формировател  частотно-импульсных последовательностей и к первому входу третьей схемы (ювпадени , выход которой соединен со входом первого инвертора, вход дифференЩ1рующег6 звена подключен к вькоду второго инвертера, а выход - ко второму входу третьей схемы совпадени , один из входов триггера с раздельными входами подключен к выходу первой схемы совпадени , а выход триггера

   . соединен с третьим входом третьей схемы совпадени , выход блока установки исходного ш 8

   сто ни  подключен ко второму входу триггера с раздельными входами и к первому входу четвертой схемы совпадени , выход которой соединен со вторым входом триггера вычитани  дискретного фильтра; кроме того, в каждый из блоков синхронизации введен триггер перезаписи, первым входом подключенный к выходу первой схемы совпадени  блока синхронизации , а вторым входом соединенный с выходом запоминающего триггера, и втора  схема совпадени , первым входом подключенна  к выходу триггера перезаписи, вторым входом соединенна  со вторым управл ющим выходом генератора тактовых импульсов, а выходом подключенна  ко второму входу запоминающего триггера, причем втора  схема совпадени  первого блока синхронизации выходом подключена ко второму входу второй схемы совпадени  логического блока, а втора  схема совпадени  второго блока синхронизации выходом подключена ко второму входу четвертой схемы совпадени  логического блока.

   «

   53 «