SU694867A1 - Устройство дл цифрового усреднени двоично-кодированных сигналов - Google Patents

Description

держки, а выход элемента пам ти - выходом блока задержки.;

Блок-схема устройства представлена на чертеже.

Устройство содержит элемент 1 пам ти, счетчик 2, блок 3 управлени , сумматор 4, элемент 5 стробировани , реверсивный счетчик 6. Элемент 1 пам ти и счетчнк 2 образуют блок 7 задержки.

Работает устройство следуюпшм образом .

Перед началом работы все  чейки элемента 1 пам ти, все разр ды накапливающего сумматора 4 и реверсивного счетчика 6 по сигналу установки в исходное положение , поступающему на первый вход устройства, устанавливаютс  в нулевое состо ние . Затем на второй вход устройства подаетс  двоично-кодированный сигнал, а на третий вход устройства (вход счетчика 2 и блока 3 управлени ) - импульсы тактовой частоты. Сигналы с выхода разр дов счетчика 2 поступают на адресные входы элемента 1 пам ти . Блок 3 управлепи  формирует на выходе сигнал, управл ющий работой элемента 1, на втором выходе - стробирующий импульс, а па первом выходе - сигнал, переключающий сумматор 4 и реверсивный счетчик 6 в режим сложени  или вычитани .

При каждом состо нии счетчика 2 производ тс  считывание двоично-кодированного сигнала из определенных  чеек элемента 1 пам ти и вычитание его из содержимого накапливающего сумматора 4 и реверсивного счетчика 6. Затем осуществл етс  заплсь нового значени  двоичнокодированного сигнала в те же  чейки элемента пам ти - иодновременно сложение его с новым содержимым накапливающего сумматора. Выход переноса старшего разр да накапливающего сумматора - вычитател  через элемент 5 стробировани  подключен к счетному входу реверсивного счетчика 6. Выходной сигнал снимаетс  с первого и второго выходов устройства. Очередной тактовый импульс измен ет состо ние счетчика 2, и описанный процесс повтор етс  с использованием других  чеек элемента пам ти.

Таким образом, начина  с момента прихода л-й выборки двоично-кодированного сигнала, содержимым накапливающего сумматора 4 и реверсивного счетчика 6 будет сумма последних выборок двоично-кодированного сигнала, котора  с приходом каждой новой выборки сигнала будет уточн тьс , а не вычисл тьс  заново.

Дл  получени  среднего значени  необходимо умножить выходной сигнал на 1/п. Чтобы избавитьс  от операции умножени , п выбираетс  равным целой стенени числа 2, а выходам разр дов среднего значени  двоично-кодированного сигнала присваиваютс  соответствующие двоичные веса .

На входной сигнал схемы налол ено ограничение - все двоичные числа, которым он кодируетс , должны быть положительными . При необходимости обработкиотрицательных чисел достаточно осуществить простое преобразование кода на входе и

выходе схемы, например на входе преобразовать отрицательные числа вида О X X...Xi(b гд,е первый разр д знаковый, в числа О Xi, оставив положительные

числа наизменными, а на выходе осуществить обратное преобразование.

Преимущество изобретени  состоит в том, что оно позвол ет упростить устройство за счет введени  реверсивного счетчика , элемента стробировани  и замены многовходового сумматора одновходовым накапливающим сумматором.

Claims (2)

1. Формула изобретени 

   Устройство дл  цифрового усреднени 

   двоично-кодированных сигналов, содержащее блок задержки, выход которого подключен к первому входу сумматора, второй вход которого соединен с первым выходом блока управлени , отличающеее   тем, что, с целью упрощени  устройства , в него введены реверсивный счетчик и элемент стробировани , при этом счетный вход реверсивного счетчика подключен к выходу элемента стробировани , первый

   вход которого соединен с выходом переноса старщего разр да сумматора, третий вход которого объединен с вторым входом элемента стробировани  и соединен с вторым выходом блока управлени , четвертый

   вход сумматора объединен с первыми входами блока задержки и реверсивного счетчика и  вл етс  первым входом устройства, третий выход, блока управлени  подключен к второму входу блока задержки, третий

   вход которого  вл етс  вторым входом устройства , первый вход блока управлени  объединен с четвертым входом блока задержки и  вл етс  третьим входом устройства , первый выход блока управлени  подключен к управл ющему входу реверсивного счетчика, выход которого  вл етс  первым выходом устройства, а выход сумматора  вл етс  вторым выходом устройства.
2. 2. Устройство по п. 1, отличающеес 

   тем, что блок задержки содержит элемент пам ти и счетчик, выход которого подключен к первому входу элемента пам ти, второй , третий и четвертый входы которого  вл ютс  соответственно первым, вторым и

   третьим входами блока задержки, вход счетчика  вл етс  четвертым входом блока задержки, а выход элемента пам ти - выходом блока задержки.

   Источники информации,

   прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 4Q5714, НОЗН 7/10, 1975. 2. «Электроника № 22, 1970, с. 20 (перевод с английского).