SU1061131A1

SU1061131A1 - Преобразователь двоичного кода в уплотненный код

Info

Publication number: SU1061131A1
Application number: SU823480260A
Authority: SU
Inventors: Георгий Максимович Морозов; Сергей Валентинович Сорокин
Original assignee: Предприятие П/Я Р-6380
Priority date: 1982-08-09
Filing date: 1982-08-09
Publication date: 1983-12-15

Abstract

ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В УПЛОТНЕННЫЙ КОД, содержащий первую и вторую группу элементов -И по (п-1) элементов И в каждой группе, отличающийс тем, что, с целью сокращени количества оборудовани , в него введены п-разр дный входной регистр на D-триггерах (п-1)-разр дный выходной регистр на RS-триггерах, причем информационные входы входного регистра соединены соответственно с информационными входами преобразовател , синхронизирующий вход входного регистра и первые R-BXOды разр дов выходного регистра соединены с входом синхронизации преобразовател пр мые выходы разр дов входного регистра вл ютс соответственно выходами преобразовател , пр мой выход первого разр да входного регистра соединен с первым входом первого элемента И первой группы, выходы элементов И первых и вторых групп соединены соответственно с S-входами и вторыми R-входами выходного регистра, выходы разр дов с первого по (п-1)-й выходного регистра соединены соответственно с R-входами разр дов с первого по (п-1)-и и S-входами разр дов со второго по п-й входного регистра, выходы разр дов с первого по (п-2)-й выходного регистра соединены соответственно с первыми входами элементов И первой группы со -вт грого по (п-1)-и, выходы разр дов со второго тго( п-1)-и выходного регистра соединены соответственно с вторыми входами элементов И первой группы с первого по (п-2)-й, инверсные выходы разр дов с первого по (п-1)-и входного регистра соединены соответственно с первыми входами элементов И второй группы с первого по (п-1)-и инверсные выходы разр дов со второго по п-й входного регистра соединены соответi ственно с третьими входами элементов И первой группы с первого по (п-1)-и, пр мые (Л выходы разр дов со второго по (п-2)-й входного регистра соединены соответственно с четвертыми входами элементов И первой группы со второго по (п-2)-й и вторыми входами элементов И второй группы с первого по (т1-3)-й, пр мой выход (п-1)-го разр да входного регистра соединен с вторым входом (п-1)-го элемента И первой группы и с вторым входом (п-2)-го элемента И второй группы, инверсный выход п-го разр да входного регистра соединен с третьим входом (п-1)-го элемента И первой группы, пр мой выход п-го разр да входного регистра 00 соединен с вторым входом (п-1)-го элемента И второй группы.

Description

Изобретение относитс к автоматике и вычислительной технике и можех быть использовано при реализации технических средств дискретной автоматики и вычислительной техники.

Известно устройство дл преобразовани двоичного кода, содержащее входной и выходной регистры и группу сумматоров 1.

Недостатком этого устройства вл етс значительное количество оборудовани .

Наиболее близким по технической сущности к изобретению вл етс преобразователь двоичного кода в уплотненный, построенный по полуматричной схеме, содержащий в каждой строке функциональные модули из элементов И, ИЛИ, причем число модулей в первой строке равно (п-1), где п - число разр дов,а в каждой последующей строке число модулей уменьшаетс на «1 2.

Недостатком известного преобразовател вл етс значительное количество оборудовани , что сужает область его применени и надежность оборудовани .

Цель изобретени - сокращение количества оборудовани .

Эта цель достигаетс тем, что в преобразователь , содержащий первую и вторую группы элементов И по (п-1) элементов И в каждой группе, введены п-разр дный входной регистр на D-триггерах, (п-1)-разр дный выходной регистр на RS-триггерах, причем информационные входы входного регистра соединены соответственно с информационными входами преобразовател , синхронизирующий вход входного регистра и первые R-входы разр дов выходного регистра соединены с входом синхронизации преобразовател , пр мые выходы разр дов входного регистра вл ютс соответственно выходами преобразовател , пр мой выход первого разр да входного регистра соединен с первым входом первого элемента И первой группы, выходы элементов первой и второй групп соединены соответственно с S-входами и вторыми R-входами выходного регистра, выходы разр дов с первого по (п-1)-и выходного регистра соединены соответственно с R-входами разр дов с первого по (п-1)-и и S-входами разр дов со второго по п-й входного регистра, вь1ходы разр дов с первого по (п-2)-й выходного регистра соединены соответственно с первыми входами элементов И nepBoi группы со второго по (п-1)-и, выходы разр дов со второго по (п-1)-и выходного регистра соединены соответственно с вторыми входами элементов И первой группы с первого по (п-2)-й, инверсные выходы разр дов с первого по (п-1)-и входного регистра соединены соответственно с первыми входами элементов И второй группы с первого по (п-1)-и, инверсные выходы разр дов со второго по п-й входного регистра соединены соответственно с третьими входами элементов И первой группы с первого по (п-1)-и, пр мые выходы разр дов со второго по (п-2)-й входного регистра соединены соответственно с четвертыми входами элементов И первой группы со второго по (п-2)-й и вторыми входами элементов И второй группы с

первого по (п-З)-й, пр мой выход (п-1)-го разр да входного регистра соединен с вторым входом (п-1)-го элемента И первой группы и с вторым входом (и-2) -го элемента И второй группы, инверсный выход

п-го разр да входного регистра соединен с третьим входом (п-1)-го элемента И первой группы, пр мой выход п-го разр да входного регистра соединен с вторым входом (п-1)-го элемента И второй группы. На чертеже изображена функциональна схема преобразовател .

Преобразователь содержит п-разр дный входной регистр на D-триггерах 1, первую 2 и вторую 3 группу элементов И по (п-1) элементов и в каждой группе, (п-1)- разр дный выходной регистр на RS-триггерах 4, информационные входы 5 преобразовател , вход синхронизации б преобразовател , выходы 7 преобразовател , причем информационные входы входного регистра соединены соответственно с информационными

входами 5 преобразовател , синхронизирующий вход входного регистра и первые R-входы разр дов выходного регистра соединены с входом синхронизации 6 преобразовател , пр мые выходы разр дов входного регистра вл ютс соответственно выходами

7 преобразовател , пр мой выход первого разр да входного регистра соединен с первым входом первого 2 элемента И первой группы, выходы элементов И первых 2 и вторых 3 групп соединены соответственно с S-входами и вторыми R-входами выходного

регистра, выходы разр дов с первого по (п-1)-и выходного регистра соединены соответственно с R-входами разр дов с первого по (п-1)-и и S-входами разр дов со второго по п-й входного регистра, выходы разр дов с первого по (п-2)-й выходного регистра

соединены сооответственно с первыми входами элементов И первой 2 группы со второго по (п-1)-и, выходы разр дов с второго по (п-1)-и выходного регистра соединены соответственно с вторыми входами элементов И первой 2 группы с первого по (п-2)-й

инверсные выходы разр дов с первого по (п-1)-и входного регистра соединены соответственно с первыми входами элементов И второй 3 группы с первого по (п-1)-и, инверсные выходы разр дов со второго по п-й входного регистра соединены соответственно с третьими входами элементов И первой 2 группы с первого по (п-1)-и, пр мые выходы разр дов со второго по (п-2)-й входного регистра соединены соответственно с четвертыми входами элементов И первой 2

группы со второго по (п-2)-й и вторыми

входами- элементов И второй 3 группы с первого по (п-З)-й, пр мой выход (п-1)-го разр да входного регистра соединен с вторым входом (п-1)-го элемента И первой 2

Claims

ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В УПЛОТНЕННЫЙ КОД, содержащий первую и вторую группу элементов -И по (η-l) элементов И в каждой группе, отличающийся тем, что, с целью сокращения количества оборудования, в него введены п-разрядный входной регистр на D-триггерах (η-l)-разрядный выходной регистр на RS-триггерах, причем информационные входы входного регистра соединены соответственно с информационными входами преобразователя, синхронизирующий вход входного регистра и первые R-bxoды разрядов выходного регистра соединены с входом синхронизации преобразователя, прямые выходы разрядов входного регистра являются соответственно выходами преобразователя, прямой выход первого разряда входного регистра соединен с первым входом первого элемента И первой группы, выходы элементов И первых и вторых групп соединены соответственно с S-входами и вторыми R-входами выходного регистра, выходы разрядов с первого по (п-1)-й выходного регистра соединены соответственно с R-входами разрядов с первого по (п-1)-й и S-входами разрядов со второго по n-й входного регистра, выходы разрядов с первого по (п-2)-й выходного регистра соединены соответственно с первыми входами элементов И первой группы со второго по (п-1)-й, выходы разрядов со второго по (п-1)-й выходного регистра соединены соответственно с вторыми входами элементов И первой группы с первого по (п-2)-й, инверсные выходы разрядов с первого по (п-1)-й входного регистра соединены соответственно с первыми входами элементов И второй группы с первого по (п-1)-й инверсные выходы разрядов со второго по n-й входного регистра соединены соответственно с третьими входами элементов И первой группы с первого по (п-1)-й, прямые выходы разрядов со второго по (п-2)-й входного регистра соединены соответственно с четвертыми входами элементов И первой группы со второго по (п-2)-й и вторыми входами элементов И второй группы с первого по (п-З)-й, прямой выход (п-1)-го разряда входного регистра соединен с вторым входом (n-l)-ro элемента И первой группы и с вторым входом (п-2)-го элемента И второй группы, инверсный выход η-го разряда входного регистра соединен с третьим входом (n-l)-ro элемента И первой группы, прямой выход η-го разряда входного регистра соединен с вторым входом (n-l)-ro элемента И второй группы.

к автоматике и может быть ис15 сокращение колитем, что в преобпервую и вторую (η-l) элементов И п-разрядный