SU1741271A2

SU1741271A2 - Преобразователь кодов

Info

Publication number: SU1741271A2
Application number: SU904810068A
Authority: SU
Inventors: Павел Алексеевич Ким; Николай Александрович Осипов; Камил Салихович Алсынбаев; Владимир Аркадьевич Забелин
Original assignee: Новосибирский государственный университет
Priority date: 1990-02-12
Filing date: 1990-02-12
Publication date: 1992-06-15

Abstract

Изобретение относитс к автоматике и вычислительной технике, может быть использовано в системах обработки информации при реализации технических средств цифровых вычислительных машин и дискретной автоматики, вл етс усовершенствованием преобразовател кодов по авт.св. СССР № 1584107. Целью изобретени вл етс расширение функциональных возможностей за счет выполнени подсчета количества единиц во входном коде. Цель достигаетс тем, что в преобразователь кодов , содержащий группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 1, группу элементов И 2, введена группа элементов 3 задержки. 1 ил.

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах обработки информации при реализации технических средств цифровых вычислительных машин и диск- 5 ретной автоматики, является дополнительным к основному авт.св. № 1584107.

Цель изобретения - расширение функциональных возможностей устройства за счет выполнения операции подсчета коли- 10 чества единиц во входном коде.

Поставленная цель достигается тем. что вводится дополнительная группа элементов задержки, входы которых соединены с выходами частного от деления на два, а выхо- 15 ды элементов задержки соединены с информационными входами преобразователя, при этом выход остатки является также выходом последовательного, начиная с младших разрядов, кода количества еди- 20 ниц.

На чертеже представлена функциональная схема устройства.

Устройство выполнено в виде одномерной итеративной сети, состоящей из η эле- 25 ментов ИСКЛЮЧАЮЩЕЕ ИЛИ 1ι·1_η, первые верхние входы l-ых элементов 1ι образуют информационные каналы ввода (п-1+ 1)-ых разрядов преобразуемого кода, выходы 1-ых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11 30 образуют каналы вывода (п-1+1)-ых разрядов преобразованного входного кода, второй вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11, служит управляющим входом, определяющим режим работы устройства, а 35 все вторые входы остальных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12-1 η соединены с выходами предыдущих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 1ι-1η-ι. кроме того, устройство содержит η элементов И 2ι-2_η, первые 40 и вторые входы которых соединены соответственно с первыми и вторыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11-1_п, а выходы образуют выход частного от деления преобразователя, и 45 присоединеньцк входам элементов задержки Зч-Зп. выходы которых присоединены к соответствующим информационным входам преобразователя, при этом выход последнего η-го элемента ИСКЛЮЧАЮЩЕЕ 50 ИЛИ 1 η является выходом последовательного. начиная с младших разрядов, кода количества единиц.

Устройство работает в течение (1одг п+1) тактов, причем значение задержки каждого 55 из элементов 3 задержки группы (и всей группы в целом из-за параллельности их срабатывания) равно одному такту, т.е. сигнал. поступающий на вход элемента задержки в такте t. на выходе элемента задержки отрабатывается в такте (t+Ι). Для простоты из рассмотрения исключены подсистемы синхронизации. В течение первого такта на информационные входы поступает преобразуемый код, далее на всех последующих тактах на информационные входы поступает через элементы задержки код частного от деления на два промежуточного, преобразованного на предыдущем такте кода.

На управляющий вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ постоянно подается константа 0. которая передается по последовательности элементов ИСКЛЮЧАЮЩЕЕ ИЛИ до тех пор, пока на входы преобразователя поступают 0. Если в каком-либо входном разряде поступает значение 1, то на выходе соответствующего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ вырабатывается значение ”1, которое сохраняется до встречи следующей единицы, после которой происходит переброска значения, вырабатываемого элементами ИСКЛЮЧАЮЩЕЕ ИЛИ в 0. При этом на выходах элементов группы И, будет 1 только в позициях, соответствующих четным по порядку единицам входного кода, и если число единиц нечетно, то на выходе остатка появится 1”. Выход частного через элементы задержки поступает на информационные входы и на следующем такте может определять четность или нечетность единиц преобразованного на предыдущем шаге кода.

Например, если исходный код содержит 5 единиц, то на первом такте код остатка равен 1. а код частного содержит две единицы.

На втором такте код остатка равен 0, а код частного содержит одну единицу. На третьем такте код остатка равен Г’, а код частного не содержит единиц. На всех последующих тактах и код частного, и код остатка дают нули, т.е. последовательность значений, снимаемых с выхода кода остатка, равна ...00101 - двоичному представлению числа 5.

Таким образом, предлагаемое устройство, реализуя те же функции, что и в известг ном, выполняет также и операцию подсчета количества единиц.

Claims

Формула изобретения

Преобразователь кодов по авт.св. № 1584107. отличающийся тем. что. с целью расширения функциональных возможностей за счет выполнения подсчета количества единиц do входном коде, он содержит группу элементов задержки, причем выход (1+1)-го элемента И группы соединен с входом i-ro элемента задержки группы, выход которого соединен с первым входом (I + 1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы.