SU656052A1 - Преобразователь двоичнодес тичного кода в двоичный - Google Patents

Description

рого сумматора, выходы счетчика переносов и выходы группы элементов И соединены со вторым входом элемента ИЛИ, первые входы соединены с третьим входом блока управлени , а вторые входы соединены с выходом счетчика переносов, вход которого соединен с выходом элемента И.

На чертеже представлена структурна  схема устройства дл  преобразовани  кодов. Устройство содержит входную шину 1 подачи тетрады, регистр 2 числа, управл ющую шину 3, блок управлени  4, переключатель двоичных эквивалентов 5, распределитель импульсов 6, первое и второе запоминающие устройства 7, 8, элемент ИЛИ 9, первый и второй сумматоры 10, 11 соответственно , первый и второй регистры сдвига 12, 13, элемент И 14, элемент запрета 15, счетчик переносов 16, группу элементов И 17.

Входна  шина 1 служит дл  записи считываемой с носител  информации. Управл юща  шина 3 предназначена дл  подачи синхроимпульса, приход щего одновременно со считываемой тетрадой двоично-дес тичного числа. Регистр 2 числа хранит считанную тетраду. Блок управлени  4 вырабатывает сигналы, обеспечивающие функционирование устройства в составе вычислительной машины. Переключатель 5 эквивалентов вырабатывает сигнал опроса необходимых шин запоминающих устройств 7, 8. Распределитель импульсов 6 вырабатывает распределенные во времени импульсы, необходимые дл  функционировани  устройства . Первое и второе запоминающие устройства 7, 8 предназначены дл  хранени  старших (1 - j) и младших (J + 1) - п разр дов двоичных эквивалентов преобразуемых тетрад двоично-дес тичного числа. Элемент ИЛИ 9 либо передает содержимое. Считываемое с первого запоминающего устройства 7, либо - с выхода группь элементов И 17. Первый и второй одноразр дные двоичные сумматоры 10, 11 предназначены дл  суммировани  старших (1-j) и младщих (j + 1) -п разр дов двоичных эквивалентов 3i)f преобразуемых тетрад с содержимым первого и второго регистров сдвигов 12, 13. Первый и второй регистры сдвига 12, 13 хран т и сдвигают результат суммировани . Элемент И 14 передает перенос из старшего разр да второго одноразр дного двоичного сумматора в счетчик переноса 16 по сигналу конца цикла преобразовани  каждой тетрады двоично-дес тичного числа. Элемент запрета 15 служит дл  передачи информации с выхода суммы второго одноразр дного двоичного сумматора 11. Счетчик переносов 16 накапливает переносы от суммировани  старших разр дов содержимого второго регистра сдвига 13 и двоичного эквивалента тетрады, приход щего со второго запоминающего устройства.

Группа элементов И 17 расщифровывает содержимое счетчика 16.

Преобразование осуществл етс  путем суммировани  двоичных эквивалентов считываемых тетрад двоично-дес тичного числа. Устройство работает следующим образом .

В регистр числа 2 по входной щине 1 последовательно разр д за разр дом, начина  со старшего, поступают двоично-дес тичные тетрады преобразуемого числа. Одновременно с каждой двоично-дес тичной тетрадой в блок управлени  4 по управл ющей щине 3 поступает синхроимпульс, задающий стартстопный режим работы уст , ройства. Блок управлени  4 вырабатывает сигналы, обеспечивающие функционирование всего устройства. Распределитель импульсов 6 вырабатывает распределенные во времени импульсы, число которых равно %, т. е. половине разр дов двоичных эквивалентов , хранимых в первом и втором запоминающих устройствах 7, 8, которые хран т i - к двоичных эквивалентов, т. е. по дев ть дл  каждой тетрады. Причем в первом и во втором запоминающих устройствах 7, 8 хран тс  старшие (1 -j) и младшие (j + 1) - - nj разр дов каждого двоичного эквивалента Э . Переключатель эквивалентов 5 одновременно выбирает соответствующие шины первого и второго запоминающих устройств 7, 8. С выходов первого и второго запоминающих устройств 7, 8 считана  информаци  поступает последовательным кодом, одновременно на первый и второй одноразр дные двоичные сумматоры 10, 11 и суммируетс  с содержимым первого и второго

5 регистров сдвига 12, 13. Сумма с первого и второго одноразр дного двоичного сумматора 10 и 11 поступает на первый и второй регистр сдвига 12 и 13. Управление передачей суммы на второй регистр сдвига 13 производит элемент запрета 15 до тех

пор, пока не поступит из блока управлени  4 признак конца суммировани  в цикле. Преобразование одной тетрады длитс  п/2 такта.

Перенос из (j + 1)-го разр да в j-й разр д заноситс  в счетчик переносов 16 при поступлении на управл ющий вход элемента И 14 п/2 такта. С приходом следующей тетрады описанный процесс повтор етс  до тех пор, пока не преобразуетс  младща  тетрада двоично-дес тичного числа, и блок

управлени  4 не вырабатывает сигнал конца преобразовани . По этому сигналу производитс  окончательное суммирование содержимого первого регистра сдвига 12 и переноса, хранимого на счетчике переносов

Claims (2)

1. 5 16. По разрешающим сигналам, поступающим на управл ющий вход с блока управлени  4 группа элементов И 17 расшифровывает содержимое счетчика переносов 16. Информаци  группы элементов И 17 с выхода поступает на второй вход элемента ИЛИ 9 и далее на первый вход первого одноразр дного двоичного сумматора 10, где суммируетс  с содержимым первого регистра сдвига 12. По окончании п/2 такта (i + 1) цикла, на первом и втором регистрах сдвига 12 и 13, установитс  искомое двоичное число. Таким образом, процесс преобразовани  заключаетс  в одновременном суммировании старших (1 -J) и младших (J + 1) - - п разр дов двоичных эквивалентов Э, поступаюш,их последовательным кодом на первый и второй одноразр дные сумматоры 10 и 11 и окончательном суммировании переноса nrj с результатом, хранимым на первом регистре сдвига 13. Врем  преобразовани  предлагаемого устройства определ етс  Та tT % (i + 1). Выигрыш в быстродействии определ етс  соотношением i Та 1И Так как в предлагаемом устройстве производитс  одновременное суммирование старших (1 - J) и младших (J + 1) - п разр дов , то преобразование производитс  быстрее . При п 27 и i 6 преобразование двоично-дес тичного числа в предлагаемом устройстве производитс  быстрее в 1, 8 раза. Формула изобретени  Преобразователь двоично-дес тичного ко да в двоичный, содержаш,ий регистр числа, блок управлени , распределитель импульсов, переключатель двоичных эквивалентов, первый вход которого соединен с выходом регистра числа, а второй вход - с первым выходом блока управлени  и входом распре/ делител  импульсов, первое запоминающее устройство двоичных эквивалентов, первый вход которого соединен с выходом переключател  двоичных эквивалентов, а второй вход - с выходом распределител  импульсов , первый сумматор и первый регистр сдвига , вход которого соединен с выходом первого сумматора, а выход с первым входом первого сумматора, отличающийс  тем, что, с целью повышени  быстродействи  содержит элементы ИЛИ, И, элемент запрета, второй сумматор, счетчик переносов, группу элементов И, второй регистр сдвига, второе запоминающее устройство двоичных эквивалентов , первый вход которого соединен с выходом переключател  двоичных эквивалентов , второй вход - с выходом распределител  импульсов, а выход соединен с первым входом второго сумматора, первый вход элемента ИЛИ соединен с выходом первого запоминающего устройства двоичных эквивалентов , а выход - со вторым входом первого сумматора, первые входы элемента И и элемента запрета соединены с выходом второго сумматора, второй вход элемента И и запрещающий вход элемента запрета соединены со вторым выходом блока управлени , вход второго регистра сдвига соединен с выходом элемента запрета, а выход со вторым входом второго сумматора, выходы счетчика переносов и группы элементов И соединены со вторым входом элемента ИЛИ, первые входы соединены с третьим выходом блока управлени , а вторые входы группы элементов И соединены с выходом счетчика переносов, вход которого соединен с выходом элемента И. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР М 466507, кл. G 06 F 5/02, 1973.
2. 2.Авторское свидетельство СССР № 473179, кл. G 06 F 5/02, 1974.