SU734670A1 - Преобразователь двоично-дес тичного кода в двоичный код - Google Patents

Description

(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  преобразовани  целых и дробных двоично-дес тичных кодов. Известен преобразователь двоично-дес тичного кода в двоичный код, содержащий регистр тетрады, блок управлени , распределитель импульсов, формирователь двоичных разр дов по весам, запоминающее устройство , двоичный сумматор, регистр сдвига 1. Недостатком этого преобразовател   вл етс  значительный объем оборудовани , необходимый дл  хранени  двоичных эквивалентов . Наиболее близким по технической сущности и схемному решению  вл етс  преобразователь двоично-дес тичного кода в двоичный код, содержащий регистр тетрады, распределитель импульсов, запоминающее устройство, формирователь двоичных эквивалентов , первый сумматор, первый регистр сдвига и блок управлени , первый выход которого соединен со входом распределител  импульсов, выход распределител  импульсов соединен со входом запоминающего устройства , выход которого соединен с первым В ДВОИЧНБ1Й КОД входом формировател  двоичных эквивалентов , второй вход которого соединен с выходом регистра тетрады, а выход формировател  двоичных эквивалентов соединен с первым входом первого сумматора. Кроме того, он содержит переключатель эквивалентов , дешифратор, дев ть элементов И 2. Недостатком этого преобразовател  также  вл етс  относительно большой объем аппаратуры. Цель изобретени  - упрощение преобразовател . Это достигаетс  тем, что преобразователь содержит второй регистр сдвига, второй сумматор , три элемента И, два элемента задержки и элемент ИЛИ, выход которого соединен со входом первого регистра сдвига, выход первого регистра сдвига через первый элемент задержки соединен со вторым входом первого сумматора, выход которого соединен с первым входом второго сумматора и через первый элемент И и второй элемент задержки - со вторым входом второго сумматора, второй, третий и четвертый выходы блока управлени  соответственно соединены с первыми входами первого, второго и третьего элементов И, выход второго сумматора соединен с вторыми входами второго и третьего элементов И, выходы которых соответственно соединены с входом второго регистра сдвига и первым входом элемента ИЛИ, второй вход которого соединен с выходом второго регистра сдвига. На чертеже представлена структурна  схема преобразовател  двоично-дес тичного кода в двоичный код. Схема преобразовател  содержит управл юш ,ую шину 1, блок 2 управлени ,распределитель 3 импульсов, первый, второй, третий элементы 4-б И, запоминающее устройство 7, формирователь 8 двоичных эквивалентов , информационную шину 9, регистр 10 тетрады, первый и второй сумматоры 11, 12, элементы 13 и 14 задержки (на два и один такт соответственно), элемент 15 ИЛИ, первый и второй регистры 16, 17 сдвига, выходные шины 18. Управл юща  шина 1 соединена со входом блока 2 управлени , который управл ет работой всего устройства в целом. Первый выход блока 2 управлени  соединен со входом распределител  3 импульсов дл  выработки распределенных импульсов. Второй выход блока 2 управлени  соединен с первым входом первого элемента 4 И дл  передачи смещенной информации при отсутствии признака последнего цикла. Третий выход блока 2 управлени  соединен с первым входом второго элемента 5 И дл  передачи двоичной дроби. Четвертый выдод блока 2 управлени  подключен к первому входу третьего элемента 6 И дл  передачи целых двоичных чисел. Выход распределител  3 импульсов соединен со входом запоминающего устройства 7 дл  считывани  последовательным кодом хранимых в нем двоичных эквивалентов младших разр дов тетрад. Выход запоминающего устройства 7 соединен с первым входом формировател  8 двоичных эквивалентов. Информационна  шина 9 соединена со входом регистра 10 тетрады дл  занесени  преобразуемой тетрады. Выход регистра 10 тетрады подключен ко второму входу формировател  8 двоичных эквивалентов дл  управлени  формированием двоичного эквивалента тетрады . Выход формировател  8 двоичных эквивалентов соединен с первым входом первого двоичного сумматора И дл  подачи двоичного эквивалента преобразуемой тетрады . Выход первого двоичного сумматора 11 подключен к второму входу первого элемента 4 И и первому входу второго двоичного сумматора 12 дл  подачи информации со сдвигом на два разр да и без сдвига. Выход первого элемента 4 И соединен со входом первой линии задержки, обеспечивающей смещение двоичной информации на две позиции влево в сторону старших разр дов . Выход первой линии 13 задержки подключен ко второму входу второго двоичного сумматора 12. Выход второго двоичного сумматора 12 соединен со втбрыми входами второго и третьего элементов 5, 6 И. Выход второго э.лемента 5 И через первый регистр 16 сдвига подключен к первому входу элемента 15 ИЛИ дл  передачи двоичной дроби. Выход третьего элемента 6 И соединен со вторым входом элемента 15 ИЛИ дл  передачи целого двоичного числа. Выход элемента 15 ИЛИ соединен через второй регистр 17 сдвига со вторым элементом 14 задержки, служащего дл  согласовани  во времени информации, поступающей на выходы первого двоичного сумматора 11. Bbv-ходы первого и второго регистров 16, 17 сдвига подключены к выходным шинам 18,  вл ющихс  выходом устройства. Сумматор 12 выполнен с запоминанием суммы. Преобразование осуществл етс  по схеме Горнера в с дответствии с.выражением: А2 (TilO- -lOlO + TalO +11. llO-)lOlO -TilO- АЗ-искомое двоичное целое где или дробное число; - число разр дов двоичнодес тичного числа; i,0 дл  целого числа; ) L/L-ij,... 1,и дл  целого числа; 1 ;lr,...4t-l),-i дл  правильной дроби; ,(|--1)...1,0,-1,-г. смешанного числа; Ti 1,2,3,...9дес тична  цифра; Ю- -двоичный эквивалент, соответствующий значению единицы самого младшего разр да двоично-дес тичного числа. В режиме преобразовани  двоично-дес тичной дроби преобразователь реализует приведенное выражение следующим образом. В регистр 10 тетрады по информационной шике 9 последовательно одна за другой, начина  со старшей, поступают тетрады преобразуемой дроби. Одновременно с каждой тетрадой по управл ющей шине 1 в блок 2 управлени  поступает синхроимпульс, задающий старт-стопный режим работы устройства . Блок 2 управлени  вырабатывает сигналы, обеспечивающие работу всего устройства в целом и запускает распределитель 3 импульсов, вырабатывающий импульсы , число которых обусловлено разр дностью искомого двоичного числа. Из запоминающего устройства 7 считываетс  последоват льным кодом двоичный эквивалент вида lO-, соответствующий младшему разр ду самой младшей тетрады преобразуемого числа и поступает на первый вход формировател  8 двоичных эквивалентов. Управление формированием двоичного эквивалента тетрады обеспечивает регистр 10 тетрады , содержимое которого поступает на второй вход формировател  8 двоичных эквивалентов . Формирователь 8 двоичных эквивалентов выполнен с запоминанием. Двоичный эквивалент тетрады последовательным кодом поступает на первый вход первого двоичного сумматора 11 и су.ммируетс  с информацией ,поступающей на второй вход сумматора (в первом цикле с нулем). Результат суммы поступает на первый вход второго сумматора 12 и второй вход первого элемента 4 И, обеспечивающего прохождение информации во всех циклах кроме последнего (i-Toro). Управление прохождением информадии осуществл ет блок 2 управлени , со второго выхода которого на первый вход первого элемента 4 И поступает необходимый сигнал. С выхода первого элемента 4 И информаци  поступает на первый элемент 13 задержки,, смещающий ее на две позиции в сторону старщих разр дов (в данном случае влево). Смещенна  информаци  с выхода первого элемента 13 задержки поступает на второй вход второго сумматора 12, суммиру сь с информацией, поступающей на первый его вход. Первый элемент 4 И и первый элемент 13 задержки образуют кольцо сдвига, которое вместе с вторым двоичным сумматором  вл етс  умножителем на 1010. Второй двоичный сумматор 12 выполнен с запоминанием. Полученный результат поступает на вторые входы второго и третьего элементов 5 И, б И. Но информаци  по витс  лищь на выходе второго элемента 5 И, так как на его первый вход из блока 2 .управлени  выдаетс  признак преобразовани  двоично-дес тичной дроби. Далее информаци  циркулирует по больщому кольцу, образованному первым и вторым регистрами 16, 17 сдвига, элементом 15 ИЛИ и элементом 14 задержки. На этом цикл преобразовани  первой тетрады заканчиваетс . Дл  преобразовани  оставщихс  тетрад двоично-дес тичного числа необходимо повторить i-1 цикл преобразовани , каждый из которых состоит из формировани  двоичного эквивалента цифры, сложени  его с содержимым регистров 16 и 17, умножени  суммы на 1010 (кроме последнего цикла) и записи результата. Искома  двоична  дробь снимаетс  параллельным кодом с выходом первого и второго регистров сдвига на выходные щины 18.

В табл. 1 рассматриваетс  преобразование двоично-дес тичной дроби 0,975.

Преобразование целых чисел производитс  аналогично преобразованию дробных двоично-дес тичных чисел. Отличие заключаетс  лищь в том, что результат умножени  на 1010 циркулирует по малому кольцу , состо щему из третьего элемента 6 И, элемента 15 ИЛИ, регистра 16 сдвига и второго элемента 14 задержки. Управление в этом случае производит признак преобразовани  целых чисел, поступающий с четвертого выхода блока 2 управлени  на второй вход третьего элемента 6 И.

В табл. 2 представлено преобразование числа 975.

В первом столбце (табл. 1 и 2) указан номер цикла, во втором вид операции, в третьем номер такта и номер разр да первого и второго регистров сдвига, объединенных в один регистр. Строка, обозначенна  Ф и Рг указывает содержимое формировател  8 двоичных эквивалентов и первого и второго регистра 16 и 17 соответственно.

Запоминающее устройство известного преобразовател  дл  хранени  двоичных эквивалентов i целых и дробных разр дов содержит ni 2i  чеек, запоминающее устройство предлагаемого преобразовател  - П1 2  чеек. Таким образом, предлагаемый преобразователь позвол ет сократить емкость пам ти запоминающего устройства в i раз.

Таблица 1

Таблица 2

. 11

Claims (1)

1. Авторское свидетельство СССР № 331382, кл. G 06 F 5/02, 1971.

2 Авторское свидетельство СССР № 473179, кл. G 06 F 5/02, 1973.