SU1136147A1 - Вычислительное устройство - Google Patents

Abstract

1. ВЫЧИСЖТЕЛЬНОЕ УСТРОЙСТВО , содержащее первьй, второй, третий и четвертый блоки регистров, первый , второй, третий и четвертый коммутаторы , первьй, второй и третий сумматоры-вычитатели, вычитатель, первый сумматор и блок управлени ,, причем последовательный выход первого блока регистров соединен с первым информационным входом первого сумматора, информадаонный выход которого соединен с первым выходом результата устройства, выход первого коммутаторй соединен с вторым информационным входом первого сумматора , информахщонньй выход первого сумматора-вычитател  соединен с вторым информационным вькодом результата устройства и последовательным входом второго блока регистров , первьй информационньй вход второго сумматора-вычитател  соединен с выходом четвертого коммутатора, первьй информационньй вход третьего сумматора-вычитател  - с последовательным выходом четвертого блока регистров, а второй информационньй вход третьего сумматора-вычитател  с первым информационным входом .устройства , отличающеес  тем, что, с.целью повышени  быстродействи  за счет параллельной обработки кодов, оно содержит п тьй, шестой и седьм.ой блоки регистров, п тьй коммутатор, первьй, второй, третий и четвертьй элементы задержки , первьй, второй, третий и четвер .тьй коммутаторы кодов, с четвертого по восьмой сумматоры-нычитатели, причем параллельньй информационньй выход первого блока регистров соединен с параллельным информационным входом п того блока регистров, параллельньй информационньй выход котоКЛ рого соединен с информационным входом первого коммутатора, параллельньй информационньй выход второго g блока регистров соединен с параллельным информационным входом шестого блока регистров, параллельньй информа1щонньй выход которого соеди&0 СГ нён с информационными входами третьего , и четвертого коммутаторов, па- раллельньй информационньй выход третьего блока регистров соединен с параллельным информационн№4 входом седьмого блока регистров, тараллельньй информационньй выход которого соединен с информационными входами второго и п того коммутаторов, выход второго коммутатора соединен с первым информационным входом первого коммутатора кодов, второй информационный вход которого соединен с выходом первого элемента задержки , выход первого коммутатора кодов соединен с первым информационным входом шестого сумматора-вычи

Description

тател , выход третьего коммутатора соединен с первым информационным входом второго коммутатора кодов, второй информационный вход которого соединен с выходом второго элемента задержки, выход второго коммутатора кодов соединен с информационным входом седьмого сумматора-вычитател , выход четвертого коммутатора соединен с первым информационным входом третьего коммутатора кодов, второй информационный вход которого соединен с выходом третьего элемента задержки, информационный вход которого соединен с выходом старшего разр да четвертого коммутатора, выход п того коммутатора соединен с первым информационным входом четвертого коммутатора кодов, второй информационный вход которого соединен с выходом четвертого элемента задержки, информационный вход которого соединен с выходом старшего разр да п того коммутатора, выходы третьего и четвертого коммутаторов кодов соединены с первыми информационными входами соответственно четвертого и первого сумматоров-вычислителей , последовательный вход первого блока регистров соединен с информационным выходом первого сумматора , последовательньй информационный выход второго блока регистров соединен с вторым информационным входом седьмого сумматора-вычитател , информационньй выход которого соединен с первым информационным входом п того сумматора-вычитател , информационный выход которого соединен с вторым информационным входом первого сумматора-вычитател , последовательный выход третьего блока i регистров соединен с вторым информационным входом шестого сумматоравычитател , информационный выход которого соединен с вторым информационным входом второго сзгмматора-вычитател , информационный выход которого соединен с вторым информационным входом четвертого сумматоравычитател , информационный выход: которого соединен с последовательны информационным входом третьего блока регистров и третьим информационным выходом устройства, информационный выход п того коммутатора соединен с вторым информационным входом п того сумматора-вычитател , вход

6147

первого элемента задержки соединен с выходом старшего разр да второго коммутатора, информационньй вход второго элемента задержки соединен 5 с выходом старшего разр да третьего коммутатора, информагщонный выход третьего сумматора-вычитател  соединен с первым информационным входом восьмого сумматора-вычитател , ин-.

to формационный выход восьмого сумматора-вычитател  соединен с четвертым информационным выходом устройства, с первыми информационными входами вьгчитател  и второго сумматора и

J5 с последовательным информационным входом четвертого блока регистров, вторые информационные входы восьмого сумматора-вычитател  и вычитател  соединены соответственно с вторым и

0 третьим информационными входами устройства , второй информационный вход второго сумматора соединен с третьим информационным входом устройства , информационные выходы второго

5 сумматора и вычитател  соединены соответственно с п тым и шестым информационными выходами устройства, причем первый вход блока управлени  подключен к первому информационному

0 выходу первого сумматора, второй вход блока управлени  подключен к второму информационному выходу четвертого сумматора-вычитател , третий вход блока управлени  подключен

К выходам знаковых разр дов вычитател , второго cjTMMaTopa и восьмого сумматора-вычитател , выход блока управлени  соединен с управл ющими входами первого, второго, третьего,

четвертого, п того, шестого и седьмого блоков регистров первого, второго , третьего, четвертого и п того коммутаторов, первого, второго, третьего и четвертого элементов задержки , первого, второго, третьего и четвертого коммутаторов кодов,

t .

первого, второго, третьего, четвертого , п того, шестого, седьмого и восьмого сумматоров-йычитателей.

2. Устройство по п. 1, отличающеес  тем, что первый, второй, третий и четвертьй блоки регистров содержат п параллельно соединенных сдвиговых регистров (п

1, 2, ..., It , где V - разр дность операндов), входы первого, второго, третьего и четвертого блоков регистров соединены с соответствукйцими

последовательными входами блоков регистров, последовательные выходы сдвиговых регистров первого, второго , третьего и четвертого блоков регистров соединены с последователь ными выходами соответствующих блоков регистров, параллельные выходы сдвиговых регистров первого, второго , третьего и четвертого блоков регистров соединены с параллельными выходами соответствующих блоков регистров , а п тый, шестой и седьмой блоки регистров содержат п парал136147

лельно соединенных сдвиговых регистров ( п 1, 2, ...,1, где 1 разр дность операндов), причем параллельные входы сдвиговых регистров соединены с параллельными входами соответственно п того, шестого и седьмого блоков регистров, выходы старших разр дов п-го сдвигового регистра п того, йестого и седьмого блоков регистров соединены с последовательными входами каждого сдвигового регистра соответственно в п том, щестоми седьмом блоках регистров.

1

Изобретение относитс  к цифровой вычислительной технике и предназначено дл  вычислени  тригонометрических функций и преобразовани  координат .

Известны устройства, работающие по алгоритму Волдера и содержащие регистры, сумматоры-вьгчитатели, обработка информации в которых ведетс  по четырем каналам СОНаиболее близким по технической сущности к изобретению  вл етс  устройство, содержащее регистры, сумматоры, вычислитель, коммутаторы и сумматоры-вьгчитатели. УЬтройство работает по алгоритму двойных итераций и предназначено дл  вычислени  тригонометри еских функций и преобразовани  координат 2j,

Недостатком известных устройств  вл етс  их низкое быстродействие.

Цель изобретени  - повьшение быс;родействи  устройства за счет парал лельной обработки информации в каждом из каналов.

Поставленна  цель достигаетс  тем, что вьиислительное устройство, содержащее первый, второй, третий и четвертый блоки регистров, первый, второй, третий и четвертый коммутаторы , первый, второй и третий сумматоры-вьгчитатели , вычитатель, первьй сумматор и блок управлени , причем последовательный выход первого блока регистров соединен с первым информационным входом первого сумматора , информационный выход которого

соединен с первым информационным выходом результата устройства, выход первого коммутатора соединен с вторым информационным входом первого сумматора, информационный выход первого сумматора-вычитател  соединен с вторым информационным выходом результата-устройства и последовательным входом второго блока регистров, первый информационный вход второго сумматора-вьиитател  соединен с выходом четвертого коммутатора первый информационный вход третьего сумматора-вычислител  - с последовательным выходом четвертого блока регистров, а второй информационный вход третьего сумматора-вьгчитател  с первым информационным входом уст- ройства, дополнительно содержит п тый, шестой и седьмой блоки регистров , п тый коммутатор, первый, второй, третий и четвертый элементы задержки, первый, второй, третий и четвертый коммутаторы кодов, с четвертого по восьмой сумматоры-вычитатели , причем параллельный информационный выход первого блока регистров соединен с параллельным информа1щонным входом п того блока регистров, параллельный информационный выход которого соединен с информационным входом первого коммутатора , параллельный информационный выход второго блока регистров соединен с параллельным информационным входом шестого блока регистров, параллельный информационный выход которого

31

соединен с информационными входами третьего и четвертого комьтутаторов, параллельньй информационньй выход третьего блока регистров соединен с параллельным информационным входом седьмого блока регистров, параллельный информационньй выход которого соединен с информационными входами второго и п того коммутаторов, выход второго коммутатора соединен с первым информационным входом первого коммутатора кодов, второй информационный вход которого соединен с выходом первого элемента задержки, выход первого коммутатора кодов соединен с первым информационным входом шестого сумматора-вычитател , выход третьего коммутатора соединен с первым информационным входом второго коммутатора кодов, второй информационный вход которого соединен с выходом второго элемента задержки , выход второго коммутатора кодов соединен с информационным входом седьмого сумматора-вычитател , выход четвертого коммутатора соединен с первым инфррмацибнньм входом третьего коммутатора кодов, второй информационньй вход которого соединен с выходом третьего элемента задержки, информационный вход которого соединен с выходом старшего разр да четвертого коммутатора, выход п того коммутатора соединен с первым информационным входом четвертого коммутатора кодов, второй информационный вход которого соединен с выходом четвертого элемента задержки, информационный вход которого соединен с выходом старшего разр да п того коммутатора, информационные выходы третьего и четвертого коммутаторов кодов соединены с первыми информационными входами соответственно четвертого и первого сумматоров-вычитателей, последовательньй информационньй вход первого блока регистров соединен с информационным выходом первого сумматора, последовательный информационньй выход второго блока регистров соединен с вторым информационным входом седьмого сумматора-вычитател , инормационньй выход которого соединен с первым информационным входом п того сумматора-вычитател , информационньй выход которого соединен с вторым информационным вхЬдЬм перво361474

го сумматора-вьтитател , последова ,тельньй информационньй выход третье го блока регистров соединен с вторым информационным входом шестого сумма5 тора-вьгчитател , информационньй выход которого соединен с вторым информационным входом второго сумматора-вычитател , информационньй выход которого соединен с вторым информационным входом четвертого сумматоравычитател , информационньй выход которого соединен с последовательным информационным входом третьего блока регистров и третьим информационным

15 выходом устройства, информадаонньй выход п того коммутатора соединен с вторым информационным входом п того сумматора-вычитател , информационньй вход первого элемента задержки

20 соединен с выходом старшего разр да второго коммутатора, информационньй вход второго элемента задержки соединен с выходом старшего разр да третьего коммутатора, инфор5 мационньй выход третьего сумматоравычитател  соединен с первым информационным входом восьмого сумматора-вычитател , информационньй выход восьмого сумматора-вычитател  сое3Q динен с четвертым информационным

выходом устройства, с первыми информаЦионными входами вычитател  и второго сумматора и с последовательным информационным входом четвертого

блока регистров, вторые информационные входы восьмого сумматора-вычитател  и вычитател  соединены соответственно с вторым и третьим информационными входами устройства, второй информационньй вход второго

сумматора соединен с третьим информационным входом устройства, информационные выходы второго сумматора и вычитател  соединены соответственно

5 с п тым и шестым информационными выходами устройства, причем первьй вход блока управлени  подключен к первому информационному выходу первого сумматора, второй -вход блока

0 управлени  подключен к второму информационному выходу четвертого сумматора-вычитател , третий вход, блока управлени  подключен к выходам знаковых разр дов вычитател , второго сумматора и восьмого сумматоравычитател , выход блока управлени  соединен с управл кщими входами первого , второго, третьего, четвертого. п того, шестого и седьмого блоков регистров первого, второго, третьего , четвертого и п того коммутаторов первого, второго, третьего и четвертого элементов задержки, первого, второго, третьего и четвертого коммутаторов кодов, первого, второго, третьего, четвертого, п того, шестого , седьмого и восьмого сумматороввычитателей . При этом первьй,второй, третий и четвертый блоки регистров содержат h параллельно соединенных сдвиговьж регистров (h 1, 2, ...,1, где V- разр дность операндов), входы первого, второго, третьего и четвертого блоков регистров соединены с соотвётствукщими последовательными входами блоков регистров, последова тельные выходы сдвиговых регистров первого, второго, третьего и четвертого блоков регистров соединены последовательными выходами соответствующих блоков регистров, парал лельные выходы сдвиговых регистров первого, второго, третьего и четвертого блоков регистров с оедйнены с параллельными выходами соответствунидих блоков регистров, п тый, шестой и седьмой блоки регистров содержат п параллельно соединенных сдвиговых регистров (п 1, 2, . .., где 1с- разр дность операндов), причем параллельные входы сдвиговых регистров соединены с параллельными входами соответственно п того, шестого и седьмого блоков регистров, выходы старших разр дов и -го сдвиг вого регистра п того, шестого и седьмого блоков регистров соединены с последовател-ьными входами каждого сдвигового регистра соответственно в п том, шестом и седьмом блоках регистров. На фиг. 1 представлена структурна  схема вычислительного устройства; на фиг. 2 - пример преобразовани  последовательного кода в код, представленный последовательными п-разр дными группами дл  случа  N 12 и п 3-, на фиг. 3 - пример, иллюстрируклций сдвиг (задержку) на один разр д влево числа, представле ного последовательными и-разр дны . ми группами , на фиг, 4 - функциональна  схема коммутатора кодов-, на фиг. 5 - блок-схема алгоритма функционировани  б41ока управлени . 1 7, 6 Блок управлени  может быть выполнен в виде блока с микропрограммным управлением. ВУ (фиг. 1) содержит с первого по седьмой блоки 1-7 регистров, с первого по п тый коммутаторы 8-12, с первого по четвертый элементы 1316 задержки, с первого по четвертый коммутаторы 17-20 кодов, с первого по восьмой сумматоры-вычитатели 21-. 28, вычитатель 29, первый и второй сумматоры 30 и 31,.блок 32 управлени . Дл  преобразовани  кодов (фиг,2) сдвиговьй регистр разделен на части I, Пи III. Коммутатор кЬдов (фиг.4) содержит первый-третий элементы НЕ 33-35, первый-третий элементы И-ИЛИ 35-38. Разр дность линеек равна N/п ( N - разр дность чисел) и информаци  в них размещаетс  таким образом, что в каждом такте сдвига на последовательных выходах линеек по вл етс  h очередных разр дов информации. Сумматоры, вычитатель и сумматоры- вычитатели также вьтолнены п -разр дными . Вычислейи  в ВУ производ тс  по алгоритму двойных итераций: v.rV.M5,.«,. ...-,.. +2 ®ur®i4r itl i + ( i Y ) ft 0. -KJL . , j.ti .. lo-a H4- где x , S; I 6i - значени  координат и угла .на i-M шаге; oi-rwrctfr2 - углова  посто нна ; i s4nVl -l 1 0.2,4,..., N . а также по алгоритму двойных шагов: V.2-,., х.-х... (2) г. z. + z.2 ifi +1 7 где j ( Z; - S4 ) при вычи лении арксинуса; 5 -i при вычислении арктангенса; Обработка информации по П разр  дов при сдвиге чисел на коммутаторах на i, i + 1, 2 i и 2 i + 1 разр дов приводит к необходимости пер становки знаковых разр дов от итерации к итерации как между отдельными линейками регистра, так и по разр дам линеек. Это в свою очеред при одновременной записи результатов итераций в регистры ВУ приводит к чрезмерному усложнению коммуматоров . Дополнительные регистры вьшблн ют функции размножени  знаков без усложнени  коммутаторов Дополнительные элементы задержки осзтцествл ют задержку старшего разр да п-разр дной группы на один такт. Блоки перестановки разр дов совместно с элементами задержки осуществл ют сдвиг выходных п-разр дных кодов коммутаторов на один разр д влево следутотщм образом: первьй - ( Г1 - 1)-й разр ды коммутируютс  на место второго - п го раз р дов соответственно, а п-и разр д через элемент задержки на место первого разр да. Таким образом, полученные на коммутаторах сдвиги на - (2 + 1) и на -(t + 1) разр дов преобразуетс  к сдвигам на -2 и на - i разр дов соответственно. Дл  выдачи операндов 2 , :1 у х 6 последовательнь|ми (следующими одна за другой) п-разр дными группами обычный последовательный (сдви говый) N - разр дный регистр (N разр дность операндов) раздел етс  на частей, разр дность каждой из которых равна N/п. Дл  преобразовани  (фиг. 2) обыч ный сдвиговый регистр раздел етс  на h 3 части (I, tf и ITt), разр  ность каждой из которых равна N/n А. Число в регистр записываетс  как показано на фиг. 2. Нумераци  разр дов дана, начина  с младших. При показанной (фиг. 2) компоновке частей f-fll регистра в каждом такте сдвига вьщаетс  h очередных разр дов числа. Сдвиг в используемых в устройств регистрах ничем не отличаетс  от сдвига в обычном последовательном 7 регистре и осуществл етс ,также, как и в известном устройстве с помощью вьфабатываемых в блоке управлени  синхросерий, подаваемых на синхровходы регистра. Сдвиг на один разр д влево осуществл етс  с помощью однотактового элемента задержки (блоки 15 и 16), служащие дл  преобразовани  кода А-2- 2+-) в код А-22 , и блоки 13 и 14, служащие дл  преобразовани  кода А-2 а код . Дл  сдвига j-й разр д группы перестанавливаетс  на место (j + 1)-го разр да той же группы (фиг. 3) при j 1 т (n-l), а. п-и разр д через однотактньй элемент задержки- переходит на место первого разр да следующей группы. В коммутаторе 17 кодов (фиг. 4) элементы НЕ 33-35 используютс  при работе сумматора-вычислител  21.в режиме вычитани . При этом разность А-В замен етс  суммой А + в , а дополнительньй код ГвЗдо формйруетс  как поразр дна  инверси  кода В с добавлением в режиме вычитани  на вход переноса младшего разр да сумматора-вычитател . При вычислении по алгоритму (1) элементы И-ИЛИ управл ютс  из устройства управлени  потенциалом . + 1 или , -1 и на вход сумматора-вычитател  21 коммутируетс  пр мой или инверсньй , код числа . При вычислении по алгоритму (2Х потенциалы на , коммутаторы 17 и 18 из устройства не поступают, элементы 36-38 И-ИЛИ закрываютс  и входы Х; и :j 2 сумматоров-вычитателей 21 и 27 отключаютс . По аналогичному принципу построены коммутаторы 19 и 20 кодов, с той разницей, что элементы И-ИЛИ содержат по три двухвходовых схемы И. При вычислении по алгоритму (1) отключаютс  вырабатываемые в блоке управлени  потенциалы , управл ющие коммутацией на сумматоры-вьтислители 24 и 21 членов , 2-(2Н1 и . алгоритма (2), а при вычислении по ал- горитму (2) отключаютс  потенциалы,управл ющие коммутацией на суммато-, ры-вычитатели 24 и 21 членов и xi2 l алгоритма (1). Основные функции блока управлени  заключаютс  в следующем; выработка тактирующей серии сдвига информации в блоках 1-7 регистров 9 (выдаетс  непрерывно); вьфаботка синхросерии тактировани  элементов 13-16 задержки, ньшолненных на D триггерах (выдаетс  непрерывно); выработка сигналов записи начальных значений координат и угла в блоки 1-4 регистров, выработка сигналов перезаписи информации в влоки 5-7 регистров из блоков 1-3 регистров (ПЗХ, ПЗУ, ПЗ)-; формирование потенциалов номераитерации (кода итерации) дл  управлени  коммутат рами 8-12., Если коммутаторы вьтолнены на элементах И, объединенных схемой ИЛИ, вьфабатываетс  номер итерации Если коммутаторы выполнены на селек торах-мультиплексорах, вырабатывает с  код итерации, соответствукдщй типу селектора, формирование потен циалов . , }, и fj . управл нщих работой коммутаторов 17-20 кодов и сумматорами-вычитате л ми 21-28. Причем, как видно из алгоритмов (1) и (2) и описани  вы полнени  вычислений в устройстве, эти потенциалы можно объединить в три группы. В первой группе - поте циал управлени  коммутаторами 17 и 19 кодов ,и сумматорами-вычитател ми 21 и 24 ,, УП 1 в алгоритме I 1 в алгоритме Причем в первом случае коммутатор кодов пропускает код ,сдвинутьй на (2 i +1) разр дов, во втором - на 2 разр да. Во второй группе - потен циал управлени  сумматорами-вычита тел ми 22 и 25 УП 2 и,ч.1 в алгоритме (1) в алгоритме (2). В третьей- группе - потенциал уп равлени  коммутаторами 18 и 20 ко дов и сумматорами-вычитател ми 23 и 26 в алгоритме (1) УП 3 в алгоритме (2). Перечисленные функции блока управлени  выполнены на стандартных элементах цифровой техники (распре делитель импульсов, счетчик, логические схемы), Пор док выработки сигналов записи начальных данных определ етс  временной диаграммой обмена информацией между ВУ и вне ними устройствами. Логическа  схем 710 выработки потенциалов УП1-УПЗ определена блок-схемой алгоритма функционировани  блока управлени . Устройство работает следующим образом. Начальные значени  координат z , N, X и угла б занос тс  в блок 1-4 регистров соответственно. В начале каждой итерации координаты , v и х перезаписываютс  в блоки 5-7 регистров соответственно. В каждом такте работы устройства содержимое блоков 1-4 регистров выдаетс  h-разр дными группами на входы сумматоров 30 и сумматороввычитателей 24, 26 и 23. В блоках 5-7 регистров в каждом такте работы, также как и в блоках 1-4 регистров производитс  сдвиг информации на один разр д, а в блоке регистров в целом - на п разр дов. Одновременно в каждом такте содержимое старшего разр да п-го сдвигового регистра блоков 5-7 регистров (знак числа) перезаписываетс  по последовательным сдвиговым входам в 1 -и данных регистров. Таким образом обеспечиваетс  размножение .знака, необходимое дл  коммутаторов 8-12, а старшие разр ды , блоков 1-3 регистров остаютс  свободными дл  записи результатов текущей итерации (. , Vj , У + -1 ). На коммутаторе В формируетс  значение 2; , на коммутаторах ,,. p.) и Ч) и на коммутаторах 9 и 12 - 2 и ( соответственно. Причем с выходов коммутаторов 8-12 ин-. формаци  также вьщаетс  п-разр дными группами. Элементы 13-16 задержки осуществл ют задержку на один такт старшего (п.-го) разр да группы выходного кода соответствующего коммутатора . Работу коммутаторов кодов покажем на примере потетрадной обработке информации (обработки последовательным кодом в системе счислени  с основанием 2). Пусть первый четвертьй нумераци  разр дов тетрады выходного кода коммутатора, начина  с младшего. Первый, третий разр ды (выходы) коммутатора в коммутаторе кодов коммутируютс  на позиции второго - четвертого разр дов , а выход четвертого разр да коммутатора через элемент задержки на . позицию первого разр да. Таким образом осуществл етс  сдвиг числа, представленного послё1ровательним кодом в системе счислени  2, на один двоичный разр д влево. В результате выходные потетрадные. коды чисел v;2(2.) . 2-:()

(, v, коммутаторов 9-12 преобразуютс  с помощью элементов 15, 13, 16 и 14 задержки и коммутаторов 19, 17, 20 и 18 кодов в коды 2-2- , X; 2- , Х{ 2-2f и ( соответственно.

При вычислении по алгоритму (1) выходы элементов 15 и 16 задержки отключаютс , сдвиг кодов в коммутаторах 19 и 20 не производитс  и информаци  с выходов коммутаторов 11 и 12 ( i 2-( и xi ) ) передаетс  без изменени  через коммутаторы 19 и 20 на входы сумматоров-вычислителей 24 и 26. При вычислении по алгоритму (2) входы сумма торов-вычитателей 21 и 27, св занные с коммутаторами 17 и 18 кодов, отключаютс  и информаци , поступающа  на вторые входы указанных сумматоров-вычитателей , передаетс  на их выходы без изменени . В i-й итерации вычислени  по ал горитму (1) производ тс  следующим образом. На сумматоре-вычитателе 24 вычи5 .. ,-таетс  раз ность Tt-t-l , на сумматоре-вычитателе 25 - сумма 52 + +1 и на сумматоре-вычитателе 21 - значение координаты 24,2 524 + f j Xj 2 , записьтаемое в блок 2 регистров. На сумматоре-вычитателе 26 вычисл етс  разность 9-(у i 2. - , на сумма торе-вычитателе 22 - разность SDC - i4i 2-( 1 и на сумматоре-вычитателе 27 - значение.координаты 2v , записываемое в блок 3 регистров. На вторые входы сумматоров-вычитателей 23 и 28 и на объединенные входы сумматора 31 и вычитател  29 поступают угловые посто нные сА u-j , i+z оС-+з соответственно, В результате на сумматоре-вычитателе 28 получаетс  очередное приближение угла 9i+3 б{ - 4- o-i+l записываемое в блок 4 регистров, а на сумматоре 31 и вычитателе 29 соответственно /Ь,Ч4 -

в

,. Т . - -iTftj,, знаки которых выдаютс  в блок управлени  дл  формировани  признака направлени  вращени  . .

По алгоритму (2) вычислени  в

i-й итерации выполн ютс  следующим образом.

На сумматоре 30 производитс  сложение координаты 2 с величиной

Zj 2 , формируемой на коммутаторе 8. Очередное приближение координаты Z. Z + Z 22i записываетс  в блок 1 регистров. На сумматоре-вычитателе 24 вычисл етс  разность ъ - . ; 2 и на сумматоре-вычитателе 25 - значение

2-2. координаты - - i + - х - 2 , записываемое через сумматор-вычитатель 21 в блок 2 регистров. На сумматоре-вычитателе 26 вычисл етс  разность х,- - X,- 2 и на сумматоре-вычитателе

22- значение координаты

х 2-2 - i 2C+-t) , записываемое через сумматор-вычитатель 27 в блок 3 регистров. Очередное приближение угла i+i 0; + jjd вычисл етс  на сумматоре-вычитателе

23и через сумматор-вычитатель 28 записываетс  в блок 4 регистров. На вторые входы сумматора-вычитател  28, сумматора 31 и вычитател  29,  вл ющиес  входами устройства, информаци  при вычислении по алгоритму (2) не поступает. Эффективность изобретени  заключаетс  в повьачении его быстродействи  в . раз, где N - разр дность кодов, а единица учитывает дополнительный такт. Причем с ростом h затраты оборудовани  на единицу быстродействи  снижаютс , так как при этом в п раз увеличиваетс  лишь разр дность сумматоров и межблочных цепей коммутации данных, а обща  разр дность регистров, внешних цепей коммутации данньк и сложность схемы управлени  не увеличиваетс . Проведенные проработки принципиальных схем при N 24 дают следующие приближенные количественные оценки. При переходе к одновременной обработке двух разр дов при п 2 быстродействие увеличиваетс  в 1,9 раза ,при/1 3 в 2,8 раза,при 4 в 3,6 раза , а обьем оборудовани  устройства соотсетственно в 1,5)1,6 и 1,7 раза .

1 Л. ИЗУ9 о Выпаде ЫкаЗ Выходi блока 13 1

(VtenfИ о едаиш j

Т

Claims (2)

1. ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее первый, второй, третий и четвертый блоки регистров, первый, второй, третий и четвертый коммутаторы, первый, второй и третий сумматоры-вычитатели, вычитатель, первый сумматор и блок управления,, причем последовательный выход первого блока регистров соединен с первым информационным входом первого сумматора, информационный выход которого соединен с первым выходом результата устройства, выход первого коммутатора соединен с вторым информационным входом первого сумматора, информационный выход первого сумматора-вычитателя соединен с вторым информационным выходом результата устройства и последовательным входом второго блока регистров, первый информационный вход второго сумматора-вычитателя соединен с выходом четвертого коммутатора, первый информационный вход третьего сумматора-вычитателя — с последовательным выходом четвертого блока регистров, а второй информационный вход третьего сумматора-вычитателя с первым информационным входом устройства, отличающееся тем, что, с.целью повышения быстродействия за счет параллельной обработки кодов, оно содержит пятый, шестой и седьм.ой блоки регистров, пятый коммутатор, первый, второй, третий и четвертый элементы задержки, первый, второй, третий и четвер.тый коммутаторы кодов, с четвертого по восьмой сумматоры-вычитатели, причем параллельный информационный выход первого блока регистров соединен с параллельным информационным входом пятого блока регистров, параллельный информационный выход которого соединен с информационным входом первого коммутатора, параллельный информационный выход второго блока регистров соединен с параллельным информационным входом шестого блока регистров, параллельный информационный выход которого соединён с информационными входами третьего, и четвертого коммутаторов, параллельный информационный выход третьего блока регистров соединен с параллельным информационна входом седьмого блока регистров, .параллельный информационный выход которого соединен с информационными входами ¹ второго и пятого коммутаторов, выход второго коммутатора соединен с первым информационным входом первого Коммутатора кодов, второй информационный вход которого соединен с выходом первого элемента задержки, выход первого коммутатора кодов соединен с первым информационным входом шестого сумматора-вычиSU 1136147 тателя, выход третьего коммутатора соединен с первым информационным входом второго коммутатора кодов, второй информационный вход которого соединен с выходом второго элемента 5 задержки, выход второго коммутатора кодов соединен с информационным входом седьмого сумматора-вычитателя, выход четвертого коммутатора соединен с первым информационным to входом третьего коммутатора кодов, второй информационный вход которого· соединен с выходом третьего элемента задержки, информационный вход которого соединен с выходом старше- t5 го разряда четвертого коммутатора, выход пятого коммутатора соединен с первым информационным входом четвертого коммутатора кодов, второй информационный вход которого сое- 20 динен с выходом четвертого элемента задержки, информационный вход которого соединен с выходом старшего разряда пятого коммутатора, выходы третьего и четвертого коммутаторов 25 кодов соединены с первыми информационными входами соответственно четвертого и первого сумматоров-вы- ^? числителей, последовательный вход первого блока регистров соединен с ₃q информационным выходом первого сумматора, последовательный информационный выход второго блока регистров соединен с вторым информационным входом седьмого сумматора-вычи- ₃₅ тателя, информационный выход которого соединен с первым информационным входом пятого сумматора-вычитателя, информационный выход которого соединен с вторым информационным входом ₄₀ первого сумматора-вычитателя, последовательный выход третьего блока ίрегистров соединен с вторым информационным входом шестого сумматоравычитателя, информационный выход ₄₅ которого соединен с вторым информационным входом второго сумматора-вычитателя, информационный выход которого соединен с вторым информационным входом четвертого сумматора- ₅₀ вычитателя, информационный выход: которого соединен с последовательным информационным входом третьего блока регистров и третьим информационным выходом устройства, информацион- ₅₅ ный выход пятого коммутатора соединен с вторым информационным входом пятого сумматора-вычитателя, вход первого элемента задержки соединен с выходом старшего разряда второго коммутатора, информационный вход второго элемента задержки соединен с выходом старшего разряда третьего коммутатора, информационный выход третьего сумматора-вычитателя соединен с первым информационным входом восьмого сумматора-вычитателя, ин-, формационный выход восьмого сумматора-вычитателя соединен с четвертым информационным выходом устройства, с первыми информационными входами вычитателя и второго сумматора и с последовательным информационным входом четвертого блока регистров, вторые информационные входы восьмого сумматора-вычитателя и вычитателя соединены соответственно с вторым и третьим информационными входами уст-, ройства, второй информационный вход второго сумматора соединен с третьим информационным входом устройства, информационные выходы второго сумматора и вычитателя соединены соответственно с пятым и шестым информационными выходами устройства, причем первый вход блока управления подключен к первому информационному выходу первого сумматора, второй вход блока управления подключен к второму информационному выходу четвертого сумматора-вычитателя, третий вход блока управления подключен к выходам знаковых разрядов вычитателя, второго сумматора и восьмого сумматора-вычитателя, выход блока управления соединен с управляющими входами первого, второго, третьего, четвертого, пятого, шестого и седьмого блоков регистров первого, второго, третьего, четвертого и пятого коммутаторов, первого, второго, третьего и четвертого элементов задержки, первого, второго, третьего и четвертого коммутаторов кодов, » * первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого сумматоров-вычитателей.

2. Устройство поп. 1, отличающееся тем, что первый, второй, третий и четвертый блоки регистров содержат η параллельно соединенных сдвиговых регистров (п = = 1, 2, ..., 1< , где к - разрядность операндов), входы первого, второго, третьего и четвертого блоков регистров соединены с, соответствующими последовательными входами блоков регистров, последовательные выходы сдвиговых регистров первого, второго, третьего и четвертого блоков регистров соединены с последовательными выходами соответствующих блоков регистров, параллельные выходы сдвиговых регистров первого, второго, третьего и четвертого блоков регистров соединены с параллельными выходами соответствующих блоков регистров, а пятый, шестой и седьмой блоки регистров содержат η парал1136147 лельно соединенных сдвиговых регистров ( η = 1, 2, ..., К , где к разрядность операндов), причем параллельные входы сдвиговых регистров соединены с параллельными входами соответственно пятого, шестого и седьмого блоков регистров, выходы старших разрядов п-го сдвигового регистра пятого, Шестого и седьмого блоков регистров соединены с после- . довательными входами каждого сдвигового регистра соответственно в пятом, шестом и седьмом блоках регистров.