SU1018115A1 - Устройство дл умножени - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ , содержащее п-раэр дный сдвиговый регистр первого сомножител , n/k операционных модулей (kaSn/2), каждый из которых содержит узел вычислени  частичных произведений, первый и второй б,ферные регистры, причем в 1-м onepeiuHOHHOM модуле (,...n/k) первый, второй, -третий и четвертый входы узла вычислени  частичных произведений соединены соответственно с входом k разр дов второго сомножител  устройства, с шиной значений соотЬетствующих 4с разр дов регистра первого сомножител  с выходом первого буферного регистра (i+l)-ro операционного модул  и с выходом второго буферного регистра i-ro операционного модул , вход которого соединен с выходом значени  k ста1 иих разр дов результата узла выч11слени  частичных произведений, вход первого буферного регистра соединен с выходом значени  k младших разр дов результата узла вычислени  астичных произведений, причем в первом операционном модуле третий и четвертый входы узла вычислени  частичных произведений соединены соот ветственно с выходом первого буферного регистра второго операционного модул  и с выходом ВТОРОГО буферного регистра первогЬ операционного модул , выход первого буферного регистра первого операционного модул   вл етс  выходом устройства, о тл и чающее с   тем, что, с целью расширени  области применени  устройства за счет работы с числами, представленными в дополнительном коде , устройство содержит два блока коррекции, коммутатор, причем после- довательный выход регистра первого сомножител  соединен с первым входе Первого блока коррекции, выход которого соединен с первым информационным входом коммутатора, второй информационный вход которого соеди|нен с цщной значений k младших разур дов регистра первого сомножител , управл юптй вход коммутатора сое (Л динен с входом разрешени  ввода коррекции устройства, а выход соедис нен с вторым входом узла вычислени  ;частичных произведений первого опе-рационного модул , первый вход узла вычислени  частичных произведений первого операционного модул  соединей с входом знака второго сомножител  устройства, третий вход узла вычислени  частичные; произведений n/k-ro операционного модул  соединен с выходом второго блока коррек00 ции, первый и второй входы которого соединены соответственно с шиной значени  стаЕЯиего разр да регистра первого сомножител  и с входом k сл разр дов второго сомножител  устройства , третьи входы первого и второго блоков коррекции соединены с входст начальной установки устройства 2, Устройство по п. If о т л ич а ю U е е с   тем, что блок коррекции содержит k-разр дный сумматор , k элементов И,(k+1) триггеров, причем;первые входы элементов И со- единены с первым входом блока, вторые их входа соединены с вторым вхо- р дом блока, а инверсные выходы подключены соответственно к входам пер

Description

вого слагаемого сумматора, выходы суммы которого подключены соответственно к инфОЕ 4ац онным входам триггеров, выходы кототрых  вл ютс  выходом блока , выход переноса сумматора соединен с информационным входом (k+l)-ro триггера,выход которого соединен с входом младшего разр да второго слагаемого сумматора, входы установки в нуль триггеров с первого по й-й ,и вход установки в единицу (k+D-ro триггера подключены к третьему входу блока.

3. Устройствб по п. 1, отличающеес  тем, что коммутатор

содержит 1с элементов И, k элементов , -ЗАПРЕТА и k элементов ИЛИ, причем информационные входы элементов ЗАПРЕТА соединены с первым информационным входом коммутатора, первые входы элементов И соединены с вторым информационным входом коммутатсфа, вторые входы элементов И и управл ющие входы элементов ЗАПРЕТА соединены с управл ющим входом коммутатора, выходы i-x элемента И и элемента ЗАПРЕТА соединены соответственно с первым и вторым входами i-ro элемента ИЛИ,выходы которых  вл ютс  выходами коммутатора (),

Изобретение относитс  к вычислительной технике и микроэлектронике, предназначено дл  умножени  чисел, представленных как в пр мом, так и в дополнительном, и может быть ис:польэовано в.ЭВК, в системах обра|ботки информэ ии, в цифровой фильтрации . Известен умножитель параллельного типа, содержащий дешифратор, мультиплексор , сумматоры с задержанным и ускоренным переносом. В умножителе ио пользуетс  модифицированный алгоритм Бута с анализом по I разр дов множите . Умножители подобного типа имеют высокое быстродействие,но чрезвычайно громоздки и при изготовлении их в интегральном виде не могут умножать чис ла большой разр дности. Известен также умножитель последовательно-параллельного типа,содержащий , вентильные схемл, сумматоры по модулю два, триггеры 2 Указанные умножители при изготовле НИИ их в виде интегральной микросхемы могут умножать двоичные числа большой разр дности, но они имеют невысокое быстродействие, св занное со значительными затратами времени на запись и считывание информации в триг герах. Наиболее близким к изобретению по технической сущности  вл етс  устройство дл  умножени , содержащее п-раэр дный регистр первого, сомножител , n/k операционных модулей (), каждый из которых содержит узел вычислени  частичных произведений, nepвый и второй буферные регистры,причем в 1-ом операционном модулeCi l«M .,..n/k), первый, второй, третий и четвертый входы узла вычислени  частичных произведений соединены соответственно с входом k разр дов второго сомножител  устройства, с шиной значений соответствующих k разр дов регистра первог.о сомножител , с выходом первого буферного регистра (i+l)-oro операционного модул  и с выходом второго буферного регистра i-ro операционного модул , вход которого соединен с выходом значени  k старших разр дов результата узла вычислени  частичных произведений , вход, первого буферного регистра соединен с выходом значений k младших разр дов результата узла вьгаислени  частичных произведений, выход первого буферного регистра первого операционного модул   вл етс  выходом устройства Недостатком прототипа  вл етс  невозможность его работы с числами,представленными в дополнительном коде. Цель изобретени  - обеспечение работы умножител  с числгиии, представленными в дополнительном коде, что позволит расширить область его применени . Поставленна  цель достигаетс  тем, что устройство дл  умножени , содердащее п-разр дный сдвиговый регистр ( Т ервого сомножител ,n/k операционные .модули (), каждый из которых содержит узел вычислени  частичных произведений первый и второй буферные регистры, причем в i-ом операционном модуле (...n/k), первый, второй ,третий и четвертый входы узла вычислени  частичных произведений соединены соответственно с входом k разр дов второго сомножител  устройства с шиной значени  соответствующих }( . разр дов регистра первого сомножител , с выходе первого буферного регистра (1+1).-го операционного модул  и с выходом второго буферного регистра i-ro операционного модул , вход которого соединен с выходом значени  fe старших разр дов результата узла вычислени  частичных произведений, вход первого буферного регистра сое динен с выходом значени  -k младших разр дов результата .узла вычислений частичных произведений . Причем в первом операционном модуле третий и четвертый входы узла вычислени  час ичных произведений соединены соот ветственно с выходом первого буфер го регистра второго операционного м дул  и с выходом второго буферного регистра первого операционного модул , выход первого буферного регистра первого операционного модул   вл етс  выходом устройства, содержит два блока коррекции,коммутатор , причем последовательный выход регистра первого сомножител  соединен с первым входом первого блока коррекции, выход которого соединен с первым информационньли входом коммутатора, второй информационный вход которого соединен с ши ной значений k младших разр дов пер вого сомножител , управл ющий вход коммутатора соединен с входом разрешени  ввода коррекции устройства , а выход соединен с вторым входом узла вычислени  частичных произведений первого операционного модул , первый вход узла вычислени  частичных произведений первого операционного модул  соединен с входом знака второго сомножител  устройства , третий вход узла вычислени частичных произведений n/k-ro операционного модул  соединен с выходом второго блока коррекции, первый и второй входы которого соедине соответственно с шиной значени  ста шего разр да регистра первого сомно жител  и с входом k разр дов второг сомножител  устройства, третьи вход первого и второго блоков коррекции соединены с входом начальной установки устройства. Кроме того, блок коррекции со/держит k разр дный сумматор, k эленентов Kf (k+1) триггеров, причем первые входы элементов И соединены с первым входом блока,(вторые их вхо соединены с вторым зходом блока, а инверсные выходы подключены соответ ствённо к входам первого слагаемого сумматора, выходы суммы которого подключены соответственно к информационным входам триггеров,, выходы которых  вл ютс  выходом блока, выход переноса сумматора соединен с информационным входом .(Ь+1)го триггера, выход которого соединен с входом млал 11его разр да ВЕСорого- . слагаемого сумматора, входы установки в нуль триггеров с первого по .й /и вход установки в единицу ; (Ic+D-ro триггера подключены к трёт ему входу.блока.. При этом коммутатор содержит k элементов И, k элементов ЗАПРЕТА и k элементов ИЛИ, причем информационные входы элементов ЗАПРЕТА соединены с первым информационным входом коммутатора , первые входы элементов И соединены с вторым информационным входом коммутатора, входы элементов И и управл ющие входа элементов ЗАПРЕТА соединены с управл к цим входом коммутатора , .выходы i-oro элемента и i-pro элемента ЗАПРЕТА соединены соответственно с первым и вторым входом i-ro элемента ИЛИ, выходы которых  вл ютс  выходом коммутатора (). На фиг. 1 изображена структурна  схема п едложенного устройства умножени ; на фиг. 2 - функциональна  схема блока коррекции дл  и двоичной систеьФл счислени ; на фиг. 3 - функциональна  схема коммутатора дл  km4 И двоичной системы счислени . Устройство умножени  (фиг. 1) содержит:п-разр дный регистр 1 сомножител  дл  хранени  одного из сомножите; лей (множимого), операционные модули 2,3 и 4, состо щие, каждый из узла 5 вычислени  частичных произведений и , двух (первого и второго) буферных регистров 6 и 7. Узел 5 вычислени  частичных произведений имеет четьире входа.Первый вход соединен с входом 8 к разр дов второго сомножител  устройства умножени , второй вход соединен с шиной -9 значени  соответствующих ,{с разр дов регистра (i сомножител , причем выходы старших к разр дов ре-г гистра 1 соединены с узлом умножени сулфлировани , наход щемс  в n/k-ом операционном модуле 2. третий и четвертый входы соединены соответственно с выходом 10 первого буферного регистра , относ щегос  к предыдущему операционному модулю 2, и с выходом буферного регистра 7 данного операционного модул . В i-oM операционном модуле li-1 ...,n/k ) вход первого буферного регистра б соединен с выходом 11 значени  k младших разр дов узла 5 вычислени  частичных произведений, а вход второго буферного регистра . 7 - с выходом 12 значени  4{. старших разр дов. Выход первого буферного регистра первого операционного модул  4  вл етс  выходом 13 устройства . Вход 14 начальной установки . устройства соединен с третьими входами блоков коррекции, вход 15 разрешени  ввода коррекции устройства соединен с управл ющим входом коммутатора , последовательный выход 16 сдвигового регистра первого сомножител  соединен со входом первого блока 17 коррекции, выход 18 которого поступает на Второй вход коммутатора 19, первый же вход этого коммутатоpa соединен-;c шиной 20 значений k младших разр дов регистра 1. Выход коммутатора 19 соединен с вторым входом 21 узла вычислени  частичных произведений первого операционного модул  4. Первый вход указанного узла  вл етс  входом знака второго сомножител  22,

Третий вход узла вычислени  частичных произведений в n/k-oM операционном модуле 2 соединен с выходом 23 второго блока 24 коррекции, первый вход которого соединен с шиной 25 значени  старшего разр да регистра сомножител  1, а второй вход - с первым входом 8 устройства умножени .

Блоки 17 и 24 коррекции содержат входы 26 - 29 k разр дов сомножител , элементы И 30 - 33, сумматор.34, триггера 35 и 36,выходы 37-40 триггеров  вл ютс  выходом k разр дов коррекции Синхровходы триггеров 35 и 36 соединены с шиной 41 синхронизации. Входы старших разр дов сумматора 34 соединены с шиной 42 значени  О. Коммутатор 19 содержит элементы И 43 - 46, элементы ЗАПРЕТА 47 - 50, элементы ИЛИ 61-54.

На входы 55-58 элементов И 43 - 46 по шине 20 поступают сигналы с регистра множимого, а на входы 59 - 62, объединенные в шину 18, элементов ЗАПРЕТА 47 - 50 Подаютс  сигналы с блока 17 коррекции. Управл ющий сигнал подаетс  со входа 15 по шине 63 на вторые входы элементов И 43 46 и на управл ющие входы элементов ЗАПРЕТА 47 - 50. Выходы элементов ИЛИ 64 - 67  вл ютс  выходами коммутатора 19.

Устройство предназначено дл  умножени  п-разр дного В-нчного множимого на т-разр дный множитель, также представленный в В-ичной . системе счислени , причем оба сомножител  представлены в кодейополненн  до В

(.. V:

Устройство работает следующим образом .

Один из сомножителей (назовем его |9ножимым) записываетс  в регистр 1 сомножител , а другой (множитель) поступает со входа 8 по k разр дов од новременно . Процесс умножени  происходит в операционных модул х 2 -4, количество которых равно n/k ,

Каж;цый операционный модуль содержИт узел вычислени  частичных произведений , который . умножает числа, поступившие наего первый и второй входной по лученное произведение суммирует с чйЬлами , поступившикм на третий и четвертый входы. Операционный модуль содержит также два буферных регистра, первый б из которых синхронизирует передачу информации из одного операционного модул  в другой, а второй бу

ферный регистр 7 используетс  дл  организации задержанного переноса. Первые входы узла вычислени  частичных произведений в операционных модул х соединены с входом 8 устройства умножени , на который поступают разр ды множител , а вторые входы соединены с соответствующими выходами регистра 1 множимого, причем на n/k -ый операционный модуль поступают старшие разр ды множимого. ; Так «как в каждом такте образуетг с  по k разр дов произведени , то процесс умножени  занимает (n+in)/k тактов. Однако то, что сомножители представлены в дополнительном коде, приводит к получению неправильного произведени . Чтобы получить правильный результат нужно к получившемус  произведению прибавить корректирующее слагаемое, которое и вырабатывают блоки 17 и 24 коррекции.Корректирующее слагаемое состоит из двух слагаемых (коррекций), первое из которых  вл етс  дополнением до В множител , умноженное на , где X 5 значение знакового разр да , множимого, второе дополнение до В МНОЖИМОГО, умноженное на Уд В, где УЗ - значение знакового разр да множител . Преобразование кода сомножителей в дополнительный код произво д т блоки коррекции, а сдвиг корректрующих слагаемых на п или m разр дов (умножение на в или В) производитс  выбором точки и момента ввода коррекций.

Блок коррекции работает следующим образом.

В исходном состо нии триггер 35 утанавливаетс  в состо ние , Элементы И 30 - 33 преобразуют входной код в обратный. Таким образом, в первом такте cyt iaTop 34 суммирует рб.ратный код числа с единицей в сгибом младшем разр де. При этом на его выхдах S -84. образуютс  четыре младших разр да коррекции. Значение переноса запоминаетс  в триггере 35 и суммируетс  в следующем такта.

Триггер 36 синхронизирует работу блока коррекции и его выходы 37-40  вл ютс  выходами блока коррекции. По шине 14 поступает сигнал начальной установки.

В предлагаемом устройстве коррек|ци  множител  (первое корректирующее слагаемое) вводитс  через третий вхо узла вычислени  частичных произведет НИИ n/k -ого операционного модул , начина  со второго такта. Этим обеспчиваетс  нужный сдвиг коррекции мно1жител  на п разр дов.

При вводе коррекции множимого используетс  то обсто тельство, что, начина  c(m/k+l)-ro такта, на первые входы узлов вычислени  частичных произведений поступают нули, и если на этот вход подать единицу, то второй его вход стает суммирующим , т.е. сигнал, поступаюший на него, суммируетс  с сигналами,,посту паюишми на его третий и четвертый входы. ПОЭТСЛ1У коррекци  множимого вводитс  через второй вход.21 узла вычислени  частичных произведений в первом операционном модуле 4 (также в последовательйо-парал- . лельиом коде по k разр дов за такт), начина  с {m/k-H)Tro такта, чем и обеспечиваетс  необходимый сдвиг кор рекции множимого на m ра р  рв. Дл  осуществлени  такого ввода первый вход в узле вычислени  частичных про изведений первого операционного моду 4 выделен в отдельный вход 22. На этот вход в течение первых m/k таку тон -поступают разр ды множител ,, как и на вход 8 устройства умножени , а в последующие n/k тактов поступает единица по младшему разр ду если мн житель отрицательный, и все нули,если положительный. Коммутатор работает следующим образом . Если сигнал на входе 15 равен единице , то на выход коммутатора приход т разр ды с выхода 20 регистра множимого , ,если сигнал на.-входе 15 равен нулю то- разр ды коррекции с выхода 18блока 17-коррекции. Первые т/4с тактов регистру Тйножимого хранит информгщию,и коммутато|) 19пропускает разр ды множимого. Начина  с (m/k+l)-ro такта, регистр 1 работает в сдвиговом )режиме, и коммутатор пропускает на вход 21 коррекцию множимого. Если множитель положительлый ,то на. шине 22 нуль и корр ёкци  не вводитс ,;«сли же множитель отрицательный , то на шине 22 единица по млащщему разр ду и коррекци  множимого суммируетс . Использование устройства позвол ет строить в интегральном виде умножители большой разр дностиJI работающие в дополнительном коде, что позвол ет су щественно упростить арифметические устройства ЭВМ., снизить рйх стоимость,, уменьшить габариты, повысить надежность ..

27

J7

Зв

Claims (3)

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее' η-разрядный сдвиговый регистр первого сомножителя, n/k операционных модулей (kin/

2), каждый из которых содержит узел вычисления частичных произведений, первый и второй буферные регистры, причем в i-м операционном модуле (1=2,...n/k) первый, второй, третий и четвертый входы узла вычисления частичных произведений соединены соответственно с входом к разрядов второго сомножителя устройства, с шиной значений соответствующих к разрядов регистра первого сомножителя с выходом первого буферного регистра (1+1)-го операционного модуля и с выходом второго буферного регистра i-го операционного модуля, вход которого соединен с выходом значения к старших разрядов результата узла вычисления частичных произведений, вход первого буферного регистра соединен с выходом значения к младших разрядов результата узла вычисления Частичных произведений, причем в первом операционном модуле третий и четвертый входы узла вычисления частичных произведений соединены соот· ветственно с выходом первого буферного регистра второго операционного модуля и с выходом второго буферного регистра первого операционного модуля, выход первого буферного ре- | 'гистра первого операционного модуля является выходом устройства, о т'личаюшееся тем, что, с целью расширения области применения устройства за счет работы с числами, представленными в дополнительном коде, устройство содержит два блока коррекции, коммутатор, причем послед довательный выход регистра первого сомножителя соединен с первым входом первого блока коррекции, выход которого соединен с первым информационным входом коммутатора, второй информационный вход которого соеди1нен с шиной значений к младших раз{рядов регистра первого сомножителя, g управляющий вход коммутатора соединен с входом разрешения ввода коррекции устройства, а выход соединен с вторым входом узла вычисления •частичных произведений первого операционного модуля, первый вход узла вычисления частичных произведений первого операционного модуля соеди‘нен с входом знака второго сомножителя устройства, третий вход узла вычисления частичных произведений n/k-го операционного модуля соединен с выходом второго блока коррекции, первый и второй входы которого соединены соответственно с шиной значения старшего разряда регистра первого сомножителя и с входом к разрядов второго сомножителя устройства, третьи входы первого и вто- . рого блоков коррекции соединены с входом начальной установки устройства^¹ 2. Устройство по п. 1, о т л ичающееся тем, что блок коррекции содержит k-раэрядный сумматор, к элементов И,(к+1) триггеров, причем впервые входы элементов И соединены с первым входом блока, вторые их входа соединены с вторым вхо- р дом блока, а Инверсные выходы подключены соответственно к входам перSU 1018115 вого слагаемого сумматора, выхода суммы которого подключены соответственно к информационным входам триггеров, выходы которых являются выходом блока, выход переноса сумматора соединен с информационным входом (к+1)-го триггера,выход которого соединен с входом младшего разряда второго слагаемого сумматора, входы установки ~в нуль триггеров с первого по к-й „и вход установки в единицу (к+1)-го триггера подключены к третьему входу блока.

3. Устройстве) по п. 1, о т л и чающееся тем, что коммутатор содержит к элементов И, к элементов .ЗАПРЕТА и к элементов ИЛИ, причем информационные входы элементов ЗАПРЕТА соединены с первым информационным входом коммутатора, первые входы элементов И соединены с вторым информационным входом коммутатора, вторые входы элементов И и управляющие входа элементов ЗАПРЕТА соединены с управляющим входом коммутатора, выходы 1-х элемента И и элемента ЗАПРЕТА соединены соответственно с первым и вторым входами i-ro элемента ИЛИ,выходы которых являются выходами коммутатора (i=l-k).