SU960804A1 - Устройство дл умножени - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относитс  к вычислительной технике и может быть применено в качестве решающего узла цифровой вычислительной машины.

Известно устройство умножени  двоичных чисел, представленных последовательным кодом, содержащее 2п-разр дный сумматор, (п-1)-разр дные регистры множимого и множител  и элементы И 1.

Однако в этом устройстве только г/шожимое подаетс  старшими разр дами вперед, а результат получаетс  через п.циклов вычислений.

Известно устройство дл  умножени , содержащее регистры множимого и множител , регистр результата, сумглатор результата, сумматор сомножителей, блок анализа разр дов, регистр сдвига, элементы И и элементы ИЛИ, в котором производитс  ввод сомножителей поразр дно , старшими разр дами вперед 2.

Однако в данном устройстве каждый разр д результата получаетс  за три такта работы, т.е. устройство имеет низкое быстродействие.

Наиболее близким к изобретению по технической сущности  вл етс  устройство дл  умножени , содержащее регистр множимого, регистр множител .

сумматор результата, регистр результата , регистр сдвига, два коммутатора и элементы И 3.

Недостатком этого устройства  вл етс  невозможность работы последовательным методом, начина  со старшего разр да, т.е. низкое быстродействие.

Цель изобретени  - повыгчение быстродействи  устройства.

10

Поставленна  цель достигаетс  тем, что в устройство дл  умножени , содержащее регистр сдвига, первый , татор, информационные входы которого соединены с выходами регистра сдвига,

Claims (3)

15 а управл ю1ций вход подключен к входу множител  устройства, регистр множител , входы которого подключены к выходам первого коьлмутатора, первый регистр множимого, вход которого подклю20 чен к первому входу множимого устройства , второй комглутатор, управл ющий вход которого соединен с входом знаka устройства, первый сумматор результата и первый регистр результата, вхо25 ды которого соединены с выходами первого сумматора результата, введены первый и второй блоки элементов И, второй регистр множимого, второй сумматор результата, второй регистр ре30 зультата, блок суммировани  в избыточной двоичной системе счислени , прич выходы регистра множител  подключены к первым входам первого и второго бл ков элементов И, вторые входы которы соединены с выходами соответственно первого и второго регистров множимог рход второго регистра множимого соед нен со вторым входом множимого устро ства, а выходы первого и второго бло ков элементов И подключены к первой и второй группам входов второго коммутатора/ перва  и втора  группы вых дов которого соединены с первой груп пой входов соответственно первого и второго сумматоров результата, вто рые группы входов в которых подключе вы к выходам младших разр дов соответственно первого и второго регистров результата, первые входы первой и второй групп сумматора в избыточной двоичной системе счислени  подключены к выходам переноса соответственно первого и второго сумматоров результата, вторые входы первой и второй групп сумматора в избыточной двоичной системе счислени  подключе- ны к выходам старших разр дов соответственно первого и второго регистров результата, выходы сумматора в избыточной двоичной системе счислени  подключены к выходам устройства. Кроме того, с целью расширени  функциональных возможностей устройства за счет, умножени  двух чисел в избыточной двоичной системе счислени  , что erne -больше повысит быстродействие устройства, оно дополнитель но содержит третий коммутатор, регистр знака множител  и элемент ИЛИ, причем выход элемента ИЛИ соединен с управл ющим входом первого коммутатора , первый вход элемента ИЛИ под ключен к входу множител  устройства, вход знака устройства соединен с вторым входом элемента ИЛИ и с управ л ющим входом третьего коммутатора, входы которого подключены к выходам регистра сдвига, а выходы подключены к входам регистра знака множител , выходы которого соединены с управл ющими входами второго коммутатора . . На фиг. 1 приведена структурна  схема устройства дл  умножени  неизбыточного и избыточного аргументов; на фиг. 2 - структурна  схема устрЬйства дл  умножени  избыточных йргументов . Устройство содержит регистр 1 сдв га, коммутатор 2, регистр 3 множител , блоки 4 и 5 элементов И, регистры 6 и 7 множимого, коммутатор 8, сумматоры 9 и 10 результата, регистры 11 и 12 результата, блок 13 сумми ровани  в избыточной двоичной системе счислени , входы 14-17 и выходы 18 и 19 устройства, Выходы регистра 1 сдвига соединены с входами коммутатора 2, управл ющий вход которого соединен с входом 15 устройства, а выходы подключены к входам регистра 3 множител . Рыходы регистра 3 множител  подключены к первым входам блоков 4 и 5 элементов И, вторыми входами соединенных с выходами соответственно регистоов 6 и 7 множимого, входы которых подключены соответственно к входам 14 и 16 устройства. Вход 17 устройства соединен с управл ющим входом коммутатора 8, перва  и втора  групш входов которого подключены к выходам соответственно блоков 4 и 5 элементов И, а перва  и втора  группы выходов соединены с первой группой входов соответственно сумматоров 9 и 10 результата. Выходы переноса сумматоров 9 и 101 результата подключены к входам блока 13 суммировани  в избыточной двоичной системе счислени , другие входы которого подключены к выходам старшего разр да соответственно регистров 11 и 12 результата , а выходы соединены с выходами 18 и 19 устройства. Выходы остальных разр дов регистров 11 и 12 результата подключены к второй группе входов соответственно сумматоров 9 и 10 результата, выходы разр дов которого соединены с входами соответственно регистров 11 и 12 результата. При умножении избыточных аргументов устройство дополнительно содержит коммутатор 20, регистр 21 знака множител  и элемент ИЛИ 22. Входы коммутатора 20 подключены к выходам регистра 1 сдвига, а выходы соединены с входами регистра 21 знака множител , выходы которого подключены к управл ющим входам коммутатора 8. Управл ющий вход коммутатора 20 соединен с входом 17 устройства и с входом элемента ИЛИ 22, другой вход .которого подключен к входу 15 устройства , а выход соединен с управл юшим входом коммутатора 2, Устройство работает следующим образом . В начальном положении все регистры устройства, кроме регистра 1 сдвига , наход тс  в нулевом состо нии. В первом разр де регистра 1 сдвига записана единица. На входы 14 и 16 устройства подаютс  поразр дные значени  множимого Л, начина  со старшего т-го разр да, которые записываютс  в первые разр ды регистров б и 7 множимого. При этом в регистр б занос тс  положительные значени  множимого Ас входа 14 устройства, а в регистр 7 - отрицательные значени  множимого А с входа 16 устройства. Одновременно с помощью коммутатора 2 в регистр 2 множител  занос тс  поразр дные значени  множител  В, начина  со старшего п-го разр да с входа 15 устройства. На четвертый вход 17 устройства подаетс  знак множител , который поступает на управл ющий вход второго коммутатора 8 и остаетс  на входе устройства до окончани  цикла умножени . В первом такте работы с выхоJaa первого разр да регистра 3 значение старшего п-го разр да множител  8подаетс  на первые входы первых Элементов И блоков 4 и 5, содержащих по п элементов И. На вторые входы первых элементов И блоков 4 и 5 поступают значени  старшего т-го разр да множимого Л с выходов первого разр да соответственно регистров 6 и 7 множимого. Сигналы совпадени , соответствующие произведению значени  п-го разр да множител  В на значение т-го разр да множимого А, подаитс  с выходов первых элементов И блоков 4 и 5 в коммутатор 8. Сигнал на выходе элемента И блока 4 имеет место при АГП 1 а на выходе элемента И блока 5 при А 1 .В коммутатор 8, поступают значени  произведений Cf, А Вг, или Сп которые в зависимости от значени  знака множител , поступающего на управл ющий вход коммутатора 8, подают с  на первый вход первой группы входов сумглаторов 9 и 10 результата. Если знак множител  равен нулю, т.е. множитель положителен, то в сумматор 9результата подаетс  значение произ ведени  С t а в сумматор 10 резуль тата - значение прЪизведени  С . Если знак множител  равен единице, т.е. множитель отрицателен, то в сум матор 9 результата подаетс  значение произведени  С , а в сумматор 10 результата - значение произведени  С + п ... В первом такте работы производит с  сдвиг единицы из первого разр да регистра 1 сдвига во второй его разр д и сдвиг значени  т-го разр да множимого - во второй разр д регистров б и 7 множимого. Во втором такте работы устройства в первый разр д регистров б и 7 заноситс  значение (m-l)-ro разр да множимого АП)--Г а значение (n-l)-r разр да множител  Br,-i заноситс  во второй разр д регистра 3. На входы коммутатора 8 и выходы первого и вто рого элементов И блоков 4 и 5 подают с  значени  произведений Сп Сп Am--(БГ,; , AinBi-i ; Ср-f AirfBr,. Если знак множител  В равен нулю, то в сумматор 9 результата подаютс  зна чени  произведений С, иС. ,ав сумматор 10 результата - значени  произведений С и С. . Если же знак множител  В равен единице, то в сумматор 9 результата подаютс  зна чени  произведений Сг и , а в сумматор 10 результата - значени  произведений С . и С . В irOM (i О, 1, 2, ...) такте работы устройства в первый разр д регистров 6 и 7 заноситс  значение (m-l)-ro разр да множимого Ащ-- а значение (n-j)-ro (j О, 1, 2, ..., п-1) разр да множител  заноситс  в (J + 1)-ый разр д регистра 3. На входы коммутатора 8 с выхоЬов блока 4 элементов И подаютс  значени  произведений Сп Ani-iBr.; Cfi-i А|П14-1 В Р--1, . ., С п-j |.AniBn-j , а с выходов блока 5 элементов И подаютс  значени  произведений Сп Arn-i Вп; Сп-- А.1+-| Bn-, ..., ArnBfi-j На входы первого разр да сумматора 9 результата с Первой группы выходов коммутатора 8 поступает п значений произведений с положительным знаком, а на входаа разр дов сумматора 9 со второго по (k )-ый (login k : t 1) подаютс  k-разр дный код состо ни  с выходов k 1ллад1шх. разр дов регистра 11 результата. На выходах сумма:гора 9 образуетс  (k 2)-разр дное двоичное число, значение старшего р)азр да которого с выхода переноса сумматора 9 подаетс  на первый вход блока 13 суГО 1ировани  в избйточной двоичной системе счислени , образу  положительное значение первого числа а . Отрицательное значение первого числа а: поступает на третий вход блока 13 с выхода переноса сумматора 10 результата, на входы которого полаетс  п произведений с отрицательным знаком со второй группы выходов коммутатора 3 и k-разр дный код состо ни  с выходов k младших разр дов регистра 12 результата. Значени  суммы результата с выходов k + 1 разр дов сумматоров 9 и 10 результата занос тс  в регистры 11 и 12 результата , образу  коды состо ни  дл  следующего (i + 1)-го такта работы,устройств а . Значени  CTaptaero (k + 1)-го разр да регистров 11 и 1 2 результата подаютс .соответственно на второй и четвертый входы блока 13 суммировани  в избыточной двоичной системе счислени , образу  второе число Ь, которое суммируетс  в блоке 13 с числом а в избыточной системе счислени , а результат суммировани  этих чисел, соответствующий окончательному результату умножени , выводитс  на положительный выход 18 или на отрицательный выход 19 устройства. Результат умножени  выдаетс  последовательно старшими разр дами вперед по двум шинам в избыточной двоичной системе счислени  ., . При умножении двух чисел в избыточной системе счислени  множитель В подаетс  на входы 15 и 17 устройства. И поступает через элемент или г. нж управл ющий вход сумматора 2. Кроме того, отрицательные значени  множите л  с входа 17 устройства поступают на управл ющий вход коммутатора 20, на i-ый вход которого в i-ом такте работы подаетс , единица с выхода (i 1)-го разр да регистра 1 сдвига При наличии единицы в отрицательном значении (п - i)-ro разр да множител  в С1+1)-ый разр д регистра 21 зна ка заноситс  единица и хранитс  в нем до окончани  цикла умножени . Каждый разр д знака множител  управл ет соответствующим разр дом коммутатора 8. В остальном работа устрой ства аналогична умножению неизбыточного и избыточного аргументов. При подаче одного из аргументов (множител ) параллельным кодом отпадает необходимость в регистре 1 сдви га, коммутаторах 2 и 20, т.е. устрой ство становитс  более простым. Таким образом, данное устройство позвол ет производить умножение чисе одно из которых (или оба) выражено в избыточной двоичной системе счисле ни , последовательнЕлм методом старши ми разр дами вперед. При этом резуль тат умножени  получаетс  на выходах устройства одновременно с вводом раз р дов умножаемых чисел. По сравнению с известным устройством быстродействие увеличено примерно в три раза. При этом разр дность m г ожимого может быть больше разр дности п множител . Формула изобретени  1. Устройство дл  умножени , содержащее регистр сдвига, первый коммутатор , информационные входы которого соединены с выходами регистра сдви га, а управл ющий вход подключен к входу множител  устройства, регистр множител , входы которого подключены к ВЕЛходам первого коммутатора, первый регистр множимого, вход которого подключен к первому входу множимого устройства, второй коммутатор управл ющий вход которого соединен с входом знака устройства, первый сумматор результата и первый регистр результата, входы которого соединены Q выходами первого сумматора резуль та , отличающе ес  тем, то, с целью увеличени  быстродействи , в него введены первый и второ блоки элементов И, второй регистр множимого, второй сумматор результата , второй регистр результату, блок суммировани  в избыточной двоичной системе счислени , причем выходы регистра множител  подключены к первым входам первого и второго блоков элементов И, вторые входы которых соединены с выходами соответственно первого и второго регистров множимого, вход второго регистра множимого соединен с вторым входом множимого устройства , а выходы первого и второго блоков элементов И подключены к первой и второй группам входов второго коммутатора, перва  и втора  группы выходов которого соединены с первой группой входов соответственно первого и второго сумматоров результата, вторые группы входов в которых подключены к выходам младших разр дов (соответственно первого и второго pe-j гистров результата, первые входы первой и второй групп сумматора в избыточной двоичной системе счислени  подключены к выходам переноса соответственно первого и второго сумматоров результата, вторые входы первой и второй групп сумматора в избыточной двоичной системе счислени  подключены к выходам старших разр дов соответственно первого и второго регистров результата, выходы сумматора в избыточной двоичной системе счислени  подключены к выходам устройства . 2. Устройство по п. 1, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет умножени  двух чисел в избыточной системе счислени , оно дополнительно содержит третий коммутатор , регистр знака множител  и элемент ИЛИ, причем выход элемента ИЛИ соединен с управл ющим входом первого коммутатора, первый вход элемента ИЛИ подключен к входу множител  устройства , вход знака устройства соединен с вторым входом элемента ИЛИ и с управл ющим входом третьего комр/гутатора , входы которого подключены к выходам регистра сдвига, а выходы подключены к входам регистра знака множител , выходы которого соединены с управл ющими входами второго коммутатора . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 631919, кл. G.06 F 7/39, 1975.

2.Авторское свидетельство СССР № 603989, кл. G 06 F 7/39, 1976.

3.Авторское свидетельство СССР № 451079, кл. G 7/39, 1973 (прототип).

118A/5

/

n

Ю

IL i

Ф

DH

Т

/7

/

Фиг./