(54) УСТРОЙСТВО ДЛЯ УЛ НОЖЕНИЯ Н -РАЗРЯДНЫХ ДВОИЧНЫХ ЧИСЕЛ управл ющими входами первой группы полных сумматоров. Управл ющий вход узла сдвига подключен к выходу узла управлени Блок-схема устройства представлена на чертеже. Устройство содержит селектор множимого 1, селектор множител 2, регистра множимого 3, полные сумматоры 4-13, промежуточные регистры 14,15, узел управлени 16, регистр множител 17, узел декодировани 18, узел сдвига 10, оконечный регистр 20, сумматор с распространением переносов , входные шины 22 первого операнда , входные шины 23 второго операнда. Устройство paiJJTaeT следующим образом Сомножители записываютс в соответству щие регистры 3 и 17 через селекторы 1 и 2. Из регистра множимого 3 данные передаютс на сумматоры 4-7. Селектор множител 2 разделен на три части (A3, А2 и А1) таким образом, что часть множител (A3, А2), котора не попадает в оценку в первом цикле переработки, запоминаетс в регистре множител 17, а часть мноЖчител , (AI) котора оцениваетс в первом цикле переработки в пр мом инверсном кодах, заноситс через узел декодирсвани 18 в регистр множител 17. Эта часть используетс дл управлени сумматорами 4-7. По шине управлени сигналы с выходов регистра множител 17 подаютс на управл ющие входы сумматоров 4-7, которые через сумматоры 8 и 9 с запоминанием переноса соединены с регистром i 14. Быхо ды регистра 14 соединены со входами сумматоров 10 и 11, причем соответствующие выходы сумматора 10 подключены ко входам сумматора 11. Выходы сумматора 11 соединены со входами регистра 15. Выходы регистра 15 также подключены ко входам сумматоров 12 и 13. Соответствующие выходы сумматора 12 подключены ко входам румматора 13, выходы которого соединены со входами узла сдвига 19., Выходы узла сдвига 19 соединены со входами регистра 15, и со входами регистра 20, обеспечиваю щего прием промежуточных результатов. Регистр множител 17 управл ющей шиной соединен с узлом управлени . 16, выход которого подкорочен ко вxt|дУ j5r Злa сдвига 19. Выходы регистра 2:0 -0Р : кйб«Ы со входами сумматора с продвижением переноса 21. Все с умматоры 4-13 вл ютс сумматорами с запоминанием переноса, их реализаци не представл ет трудностей. Они формируют сигналы в соответствии со следующей табл цей Выходные величины Выходна функци Выбор выходной функции определ етс сигналами на входах управлени полного сумматора . Значени этих сигналов дл сумматоров 4-7 определ ютс выходными сигналами узла декодировани 18, которые запоминаютс в регистре множител 17. Узел декодировани 18 по двум батам множител Х| и X 2 выбирает одно из четырех возможных значений выходной функции. Сумматоры 8-13 выполн ют только сло женке, и управление ими не производитс . Число m элементов, образующих полные сумматоры, выбрано таким образом, чтобы они могли сложить два частных произаеде ни с учетом их общей длины, и оно равно четверти общего числа разр дов складываемых частных произведений или частных сумм. Одновременна оценка всех разр де мноидател при больших сомножител х приводит к усложнению устройства, св занному с необходимостью построени последовательностей сумматоров. Соответственно возрастает и врем выполнени операции. В предложенном устройстве множитель подразделен на К одинаковых по числу групп разр дов по tt 5 битов и однсеременно использует с только л битов множителей. Следующие группы битов множител обрабатываютс в последующих циклах выполнени операции. Дл выполнени оценки множител (ж-fti) разр ды множител соединены через селектор множител 17 с управл ющим входом YI -Л полного сумматора. При этом множитель в каждом цикле .обработки сдвигаетс вправо на И битов, и имеетс соответсгву ющий адрес сдвига входа селектора множител 2. Например, 24-разр дньй множитель обрабатываетс в течение, трех циклов. Ко входам узла декодировани ;1;8 подключены восемь младших раар щ ой;: 1Инйжител и их инверсные значе;||Цй В узла/ Ьани 18 cteif W ribr управлени дл сумматОрвв4 5 ti;i3Hw -сй запоминаютс в (1& -мН;Эж1йгёл 17, поэтому уже к нач(а{1у. цикла Ьёрэботкн имеетс информаци на управл ющих входах первых четырех сумматоров 4-7. При этом врем распространени сигналов через узел декоди ровани .18 сокращаетс за счет использовани пр мых и инверсных значений сигналов селекторов множител . Регистр множимого 3 с длиной 24 разр да таксоеди-. нен с информационными входами сумматоров 4-7, что на входах каждого из них множимое подведено дважды, причем оба они сдвинуты одно относительно другого на один разр д, поэтому частные произведени в процессе умножени могут складыватьс . Процесс умножени разделен во времени на четыре такта. Каждому из этих тактов соответствуют передачи информации на соответствующие промежуточные и оконечные регистры. Промежуточный регистр 15, подключенный к последс«ательностн сумматоров 4-11 запоминает на врем цикла частные суммы. В сумматорах 12,13 в третьем такте выполнени операции они складываютс , таким образом, после трех циклов обработки весь множитель оказываетс обработанным. Окончательное произведение множимого и множител формируетс после восьми циклов, причем в шестом цикле производитс запись по сигналу управлени в счсонечный регистр 20. Дл этой цели множитель разбиваетс на три равных по длине группы битов А1, А2, A3 ига В1, В2, ВЗ или С1,-С2, СЗ. В сумматорах 4-7 частные проиэдедени суммируютс до частшых сумм и частных переносов и через полные сумматоры 8,0 занос тс в - регистр 14. Некоторые частные переносы сразу попадают в регистр 14, не проход через полные сумматоры. Одновременно множитель в регистре множител 17 с помощью узла управлени 16 сдвигает с на Bocevjb разр дов вправо с помощью j eneKTopa множЦт.ел 2, так что в узле, аекодировани 18 декодируютс разр ды с 8 до 15, которые затем занос тс на регистр мно жител 17.в в следующем цикле пд{омежутонный резуль тат попадает из регистра 14 на регистр 15 Кшс и в предыдущем цикле к сумматорак 4-7 подключено множимое. Декодированный множитель переноситс с регистра множител 17 и определ ет в сумматорах 4-7, какие частные произведени будут сложены. Одновременно множитель из регистра множител 17 с помощью селектора множител 2 сдвигаетс еще на восемь разр де вправо , так что в узле декодировани 18 декодируютс последние разр ды от 16 до 23. В третьем цикле первый промежуточный результат с регистра 15 проходит через сумматоры 12, 13. Посредством управл юще го импульса из узла управлени 1 6, который передаетс на узел сдвига 19, первый промежуточный результат сдвигаетс на восемь разр дов и в конце цикла вместе со вторым промежуточным результатом поступает на регистр 15. Третий промежуточный результат от третьего и последнего участком множител запоминаетс в регистре 14. Теперь нова пара сомножителей может быть записана в регистр множител 17 и регистр множимого 3. В четвертом цикле оба первых промежуточных результата (частные суммы и частные переносы) объедин ютс через сумматоры 12,13. Посредством сигнала управлени -с узла управлени 16, который подаетс на узел сдвига 19, объединенные промежуточные результаты сдвигаютс еше на восемь разр дов вправо . Эти промежуточные результаты в кон- це цикла вместе с третьим и последним промежуточным результатом попадают на регистр 15. В следующем цикле объединенные промежуточные результаты добавл ютс в сум- маторах 12, 13 к третьему и последнему промежуточным результатам, так что получаетс обща сумма и общие переносы всех частных произведений. Пocpeдcтвo импульса управлени с узла 1 управлени 16 на узел сдвига 19 передаетс конанда записи в регистр 20. Обща сумма и общий перенос аапоминаютс , В циклах с шестого по восьмой в сумматоре продвижени переноса 21 складывают с обща сумма и общие переносы в .(жончательное произведение. После восьми циклов переработки получают произведение. В то лее врем , когда форм руютс конечна сумма ч конечные переносы , от третьей пары сомножителей объедун ютс перва и втора частные суммы, Технико-экономический эффект иаобретеНИН заключаетс в пс ьгщен{ге -быстродействви устройства в 3,5 - 4 раза при достаточно простой н однородной структуре. Ф о р М- у л а изобретени Устройство дл умножени п -разр дных ДВО1ГЧНЫХ чисел, содержащее селектор множимого , входы которого соединены со входными щинами первого операнда, а выходы со входами регистра множимого, се юктор множител , входы которого подключены ко входным щинам второго операнда, регистру множител , сумматоры с распространением переносов, узел сдвига, узел декэдирс(вани , узел управлени , оконечный и npot,reжуточный , регистры, сумматор с распростране