SU1254473A1 - Устройство дл умножени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и реализует перемножение чисел в системе счислени  с двоичным основанием или основанием, равным целой степени двух. Повышение быстродействи  устройства достигнуто за счет формировани  за один такт группы частичньк 2К-разр дных произведений . Устройство содержит регистры множимого и множител , первую и вторую группу мультиплексоров, группу блоков перемножени , сумматор, буферный регистр, узел сдвига, мультиплексор , группу элементов И, де- мультиплекс-ор, регистр произведени  и блок управлени , тактовый вход и вход Запуск  вл ютс  управл ющими входами устройства, входы А регистра множимого и входы В регистра множи тел  - информационными входами, выходы С регистра произведени  - информационными выходами, а выход Готовность - управл ющим выходом устройства , выходы регистра множимого, объединенные в группы по К-двоичных разр дов, соединены с информационными входами первой группы мультиплексоров , выходы регистра множител ,- объединены также в группы по К-двоичных разр дов, подключены к информационным входам второй группы мультиплексоров , выходы первой и второй группы мультиплексоров соединены соответственно с первыми и вторыми входами группы перемножителей, чьи выходы подключены к входам слагаемых сумматора, входы первого слагаемого которого соединены с выходами мультиплексора, а выходы подключены к входам К-старших разр дов регистра произведени  и соединены с информационными входами группы элементов И и демультиплексора, выходы группы элементов И соединены с входами буферного регистра, чьи выходы подключены к первым информационным входам мультиплексора, а через узел сдвига - с вторыми информационными входами; мультиплексора, выхода демультиплексора соединены с входами младших разр дов регистра произведе- .ни , управл ющие входы первой, второй групп мультиплексоров, мульти- плексора, группы элементов И и демультиплексора соединены соответственно с первыми, вторыми,.третьими, четвертыми и п тыми вькодами блока управлени . Данное ус ройсТ во может быть использовано в электронных вычислительных мапшнах различного наз- начени  в качестве арифметического расширител  процессора. 1 з.п. ф-лы, 2 ил. с (Q СЛ

Description

Изобретение относитс  к вычислительной технике и может быть использовано при умножении п-разр дных чисел в системе счислени  с двоичным основанием или основанием, равным целой степени двух.

.Цель изобретени  - повьшение быстродействи  устройства.

На фиг.1 представлена блок-схема устройства дл  умножени ; на фиг.2 - функциональна  схема блока управлени  .

Устройство дл  умножени  (фиг.1) содержит регистр 1 множимого, регистр 2 множител , первую 3 и вторую 4 группы мультиплексоров, группу блока 5 перемножени , сумматор 6, вход

7множимого, вход 8 множител , буфер ный регистр 9, сдвигатель 10, мультиплексор 11, вьшод 12, группу элементов И 13, блок 14 управлени , демуль типлексор 15, регистр 16.

Блок 14 управлени  (фиг.2) содержит выходы 17, 18 управл ющих кодов, элемент И 19, первый 20 и второй 21 элементы задержки, схему 22 сравнени , триггер 23, счетчик 24, блок 25 пам ти, регистр 26, первую и вторую группы элементов И 27, 28, выходы 29-31 управл ющих кодов, выход 32 Готовность, вход 33 Запуск, вход 34 тактовых импульсов, вход 35 количества циклов умножени .

Устройство работает следующим образом .

В исходном состо нии в регистрах 1 и 2 содержатс  пр мые положительные коды множимого и множител , в буферном регистре 9 установлен О.

8блоке 25 пам ти записана микропрограмма в виде последовательности микрокоманд, адреса которых следуют в естественном пор дке и формируютс  с помощью счетчика 24.

Сигнал Запуск устанавливает триггер 2 в единичное состо ние, а в счетчике 24 некоторое начальное состо ние, которому соответствует перва  микрокоманда на выходе блока 25 пам ти.

Первый из тактирующих сигналов, поступающий на вход 34 ТИ после прихода сигнала Запуск, проходит элемент И 19 и поступает на вход эле- ,мента 20 задержки, а также на управл ющий вход группы элементов И 28, разреша  передачу на выходы 17, 18 и 29 управл ющих сигналов, соответ

5

0

5

0

5

0

5

ствующих начальному коду счетчика 24. После окончани  сигнала на выходе ТИ, на выходе элемента 20 задержки формируетс  управл ющий сигнал, разрешающий передачу через группу элементов И 27 управл ющих кодов на выходах 30 и 31. После окончани  сигнала на выходе элемента 20 задержки формируетс  сигнал на выходе элемента 21 задержки, увеличивающий содержимое счетчика 24 на на следующих тактах блок 14 управлени  аналогичным образом формирует следующие управл ющие коды.

Дл  получени  произведени  двойной длины процесс умножени  состоит из 2т - 1 циклов. В каждом из циклов выполн етс  перемножение в блоках 5 К-разр дных групп сомножителей, произведени  которых имеют одинаковые весовые коэффициенты} суммирование в сумматоре 6 2К-разр дных произведений К-разр дных групп сомножителей; запись младших К-разр дов сумматора 6 через демультиплексор 15 в одну из младших К-разр дных групп регистра 16 произведени  и одновременно с этим запись f-разр дного содержимого сумматора 6 через группу элементов И 13 в буферный регистр 9 (Г 2К + ).

В последнем цикле младшие К-разр - дов сумматора 6 записываютс  через демультиплексор 15 в старшую группу младших разр дов регистра 16, а старшие К-разр дов сумматора 6 записываютс  в старшие разр ды регистра 16. 1

Число тактов в цикле зависит от

числа Q блоков 5 перемножени , причем каждый из первых и последних d-циклов выполн ютс  за один такт - вычисление частичного произведени  и запись результата в регистры 9 и 16, вторые d-циклы и предпоследние d-циклы за два такта и т.д., т-й

цикл выполн етс  за

-5-

тактов.

Рассмотрим последовательно работу устройства дл  различных циклов.

В первом цикле соответственно начальному коду счетчика 24 на выходах 17 и 18 группы элементов И 28 блока 14 управлени  формируютс  коды управлени , определ ющие подключение через один из мультиплексоров

3мпадщей К-разр дной группы множимого и через один из мультиплексоров

4младшей К-разр дной группы множи

тел  к входам одного из блоков 5 перемножени . 2К-разр дный результат перемножени  этих групп разр дов сомножителей с выходов блока 5 поступает на соответствующий вход ела- гаемого сумматора 6, где суммируетс  .с нулевым кодом, поступающим из регистра 9 через мультиплексор 11 на вход первого слагаемого сумматора 6. Результат суммировани  запомина- етс  в сумматоре 6. После этого группа элементов И 28 закрываетс  и открваетс  группа И 27, передава  на выходы 31 и 30 управл ющие коды. Код на выходе 31 определ ет передачу младших К-разр дов сумматора 6 через демультиплексор 15 в младшую т-ю группу (К-разр дную) разр дов регистра 16 произведени .

Одновременно с этим под управле- нием кода с выхода 30 открываетс - группа элементов И 13 и содержимое . сумматора запоминаетс  в регистре 9.

Во втором цикле (соответственно увеличенному на 1 начальному коду счетчика 24) в первом полутакте на выходах 17 и 18 группы элементов И 28 блока 14 управлени  формируютс  коды управлени , определ ющие подключение к входам одного блока 5 вы- ходов младшей (К-разр дной) т-й группы разр дов множимого и (га - 1)й группы (К-разр дной) разр дов множител , а к входам второго блока 5 выходов (т - 1)-й группы (К-разр дной) разр дов множимого и выходов младшей (К-разр дной) т-й группы разр дов мно- жител . 2К-разр дные произведени  с выходов этих двух блоков 5 поступают на входы второго и третьего слагае- мых сумматора 6, на входы первого слагаемого которого (под управлением кодов с выхода блока управлени , подаваемых на управл ющие входы мультиплексора 11) поступают (со сдвигом на К-разр дов) с выходов регистра 9 через сдвигатель 10 и мультиплексор 11 К-старших разр дов частичного произведени , полученного в первом цикле. Результат суммнрова- ни  запоминаетс  в сумматоре 6. В следующем полутакте микроприказы передаютс  на выходы группы элементов И 27. На выходе 31 блока управлени  при этом устанавливаетс  код, определ ющий передачу младших К-разр дов сумматора 6 через демультиплексор 15 в младшую (т - 1)-ю груп5

j ) 5

0

пу разр дов регистра 16. Одновремено с этим код на выходе 30 блока управлени  .открывает группу элементов И 13, через которую содержимое сумматора 6 записываетс  в регистр 9. Аналогичным образом выполн ютс  первые d-циклов умножени , в результате чего в регистре 16 будут сформированы d-младщих (К-разр дных) групп разр дов произведени .

(d + 1)-й цикл выполн етс  следующим образом.

Перва  микрокоманда этого цикла в первом полутакте формирует на выходу 17 и 18 элементов И 28 блока 14 управлени  коды управлени , опреде- ,л ющие подключение к входам блоков 5 выходов следующих групп разр дов множимого и множител : к входам первого блока 5 подключаютс  выходы т-й младшей группы (К-разр дной) разр дов множимого и выходы (т - д)-й группы (К-разр дной) разр дов множител ; к входам второго блока 5 подключаютс  выходы (т - 1)-и группы разр дов множимого и выходы (т - d + + 1)-й группы разр дов множител ; к входам d-ro блока 5 подключаютс  выходы (т - d + 1)-й группы разр дов множимого и (т - 1)-й группы разр дов множител . 2К-разр дные произведени  с выходов этих d блоков 5 поступают на d входы слагаемых (2К-раз- р дных) сумматора 6, на входы первого слагаемого которого через мультиплексор 11 с выходов регистра 9 поступают сдвинутые в сторону младших разр дов (на К-двоичных разр дов), в сдвигателе 10 К-старших разр дов частичного произведени , полученного в предыдущем (d-м) цикле. Полученна  сумма запоминаетс  в сумматоре 6. В следующем полутакте формируютс  коды управлени  с нулевым кодом на выходе 31 блока управлени . При этом демультиплексор 15 не включаетс , содержимое сумматора 6 через группу элементов И 13, открытую кодом на выходе 30 блока управлени , передаетс  в регистр 9. Следующа  микрокоманда в первом полутакте содержит ненулевые коды на одном из выходов-17 и на одном из выходов 18 блока управлени , а также код на выходе 29 блока управлени , определ ющий передачу без сдвига содержимого буферного регистра 9 через мультиплексор 11 на входы первого слагаемого сумматора 6.

На входы второго слагаемого сумматора 6 поступает с выхода одного из блоков 5 произведение (т - d)-u группы разр дов множимого и т-й группы разр дов множител . Сумма запомина- етс  в сумматоре 6. При выполнении второго полутакта этой микрокоманды младшие разр ды сумматора 6 через демультиплексор 15 (под управлением соответствующего кода на выходе 29 блока управлени ) записываютс  в (т - ё)-ю группу разр дов регистра 16 произведени .

Аналогичным образом выполн етс  каждый последующий из второй группы d-циклов умножени  - число перемножителей , участвующих при выполнении второй микрокоманды цикла увеличиваетс  на единицу при увеличении номера цикла на единицу. После окончани  2d циклов умножени  в регистре 16 будут сформированы 2d младших (К-раз- р дных) групп разр дов произведени .

Число тактов в цикле последовательно увеличиваетс  на единицу при переходе от одной группы d-циклов перемножени  к другой и достигает максимума (3m/d тактов) при выполнении т-го цIiклa. Затем число тактов последовательно уменьшаетс  при уве- личении номера группы (d циклов) и составл ет один такт при выполнении последнего цикла. Если такт  вл етс  nepBbLM в данном цикле, то на первые входы сумматора 6 поступает частично произведение с выходов буферного регистра 9 через сдвигатель 10 (в котором выполн етс  сдвиг в сторону младших разр дов на К-разр дов) и через мультиплексор 11, т.е. только старшие разр ды частичного произведени , полученного в сумматоре .6 после окончани  предьщущего цикла. В

каждом же следующем такте цикла на первые, входы сумматора 6 через муль- типлексор 11 поступает несдвинутое содержимое регистра 9. В последнем такте цикла младшие К-разр дов сумматора 6 через демультиплексор 15 записываютс  в соответствующую группу

разр дов регистра 16, а старшие запоминаютс  в регистре 9 и служат информацией, подаваемой на входы первого слагаемого сумматора 6 в следующем цикле. Во втором полутакте прс- леднего (2т - 1)-го цикла старшие К-разр дов сумматора 6, запоминаемые в старшей (К-разр дной) группе разр j 0

5 0

5

5

0

5

дов регистра 16,  вл ютс  старшими разр дами произведени . Таким образом , после окончани  (2т - 1)-го цикла на выходах регистра 16 установитс  2п-разр дное значение произве - дени .

Последний тактирующий сигнал с выхода элемента 21 задержки устанавливает счетчик 24 в состо ние, соответственно которому схема 22 сравнени  вьфабатывает единичный сигнал, устанавливающий триггер 23 в нулевое состо ние. В результате на выходе Готовность устройства устанавливаетс  состо ние, свидетельствующее об окончании работы устройства и о его готовности к приему новой информации и выполнению очередной операции умножени .

Claims (1)

1. Устройство дл  умножени , содержащее регистры множимого, множител  и произведени , первый блок перемножени  группы, сумматор и буферный регистр, информационные входы регистров множимого и множител  соединены соответственно с входами множимого и множител  устройства, выход регистра произведени  соединен с выходом устройства, отл.ичающе- е с   тем, что, с целью повышени  быстродействи , в него введены перва  и втора  группы мультиплексоров, блоки перемножени , группы с второго по d-й, группа элементов И, блок управлени , мультиплексор, сдвигатель, демультиплексор, причем i-  группа выходов регистра множител  подключена к 1-й группе информационных входов мультиплексоров первой группы, выходы которых соединены с первыми информационными входами соответствующих блоков перемножени  группы, вторые информахщонные входы которых соединены с выходами соответствующих мультиплексоров второй группы, i-e группы входов которых подключены к i-й группе выходов регистра множимо- го, выходы блоков перемножени  группы соединены с соответствующими входами первых слагаемых сумматора, входы второго слагаемого которого подключены к выходу мультиплексора, первый вход которого соединен с выходом буферного регистра и с входом сдвига- тел , выход которого подключен к вто7

рому входу мультиплексора, выходы р разр дов сумматора соединены с первыми входами элементов И группы, выходы К младших разр дов сумматора соединены с информационным входом мультиплексора, выходы следующих К разр дов сумматора соединены с входами К старших разр дов регистра произведени  (К- количество разр дов в группе), выходы которых соединены с информационным входом буферного регистра , i-  группа выходов демульти- плексора соединена с i-й младшей К разр дной группой информационных входов регистра произведени , управл ющие входы мультиплексоров первой группы соединены с первым выходом . блока управлени , второй выход которого соединен с входами управлени  мультиплексоров второй группы, вход Запуск устройства соединен с первым входом блока управлени , второй вход которого подключен к входу тактовых импульсов устройства, третий выход блока управлени  соединен с. управл ющим входом мультиплексора, четвертый выход блока управлени  подключен к вторым входам элементов И группы, а п тый выход соединен с управл ющим входом демультиплексора, выход Готовность устройства соединен сщестым выходом блока управлени , третийвход которого соединен свходом количества циклов умножени устройства 2, Устройство .по П.1, отличающеес  тем, что блок управле54А738

НИН содержит две группы элементов И, регистр, счетчик, блок пам ти, два элемента задержки, схему сравнени , И, триггер, вход установки 5 которого соединен с входом установки счетчика и с первым входом блока управлени , второй вход которого подключен к первому входу элемента И, второй вход которого соединен с пр 10 мым выходом триггера, вход сброса которого подключен к выходу схемы сравнени , перва  группа входов которой соединена с третьим входом устройства , а втора  группа входов под15 ключена к выходу счетчика и адресным входам блока пам ти, выход которого соединен с входом регистра, выходы р зр дов которого подключены к первым входам соответствующих элемен20 тон И первой и второй групп, i-  группа выходов элементов И первой группы соединена с i-м выходом блока управлени  (i - 1,2,3), j-  группа выходов элементов И второй группы

5 соединена с j-м выходом блока управлени  (J 4,5), вход прибавлени  единицы счетчика .соединен через первый элемент задержки с вторыми входами элементов И второй группы и с вы0 ходом второго элемента задержки,

вход которого подключен к выходу элемента Инк вторым входам элементов И первой . группы, инверсный выход триггера соединен с шес- 5 тым выходом блока управлеI НИН .

Г7 rSZ3303f

I I IY 7

,J, i i . .-7;f

гг

itf

.Готовность

эг

31 30

tPUi.f

17 17 17 29 IB II 18

ГопИносп

32

Запуск

J«

Составитель В. Горохов Редактор Н. Слобод ник Техред Л. Сердюкова Корректор А.Зимокосов

Заказ 4721/52Тираж 671

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

Подписное