SU1642464A1 - Вычислительное устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножени  чисел специализированных ЭВМ0 Особенно эффективно его использование при применении БИС и СБИС Целью изобретени   вл етс  повышение быстродействи  при вычислении суммы парных произведений . Новым в устройстве, содержащем регистр 1 множимого, блоки 2 вычислени  разр дных значений произведени , буферные регистры первой 3 и второй 4 групп, элемент 9 задержки и коммутатор 5,  вл етс  введение двух регистров 6, 7 промежуточного результата и сумматора 8, обеспечивающих положительный эффект 1 ил„

Description

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чисел $ для специализированных ЭВМ, удобных для изготовления с применением больших и сверхбольших интегральных схем (сомножители могут быть представлены в любой позиционной системе счисле- jq ния) »

Целью изобретения является повышение быстродействия при вычислении суммы парных произведений»

На чертеже приведена функционалъ- 15 ная схема вычислительного устройства»

Устройство содержит η-разрядный регистр 1.множимого, η блоков 2 вычисления разрядных значений произведения, η буферных регистров 3 первой 20 группы, η буферных регистров 4 второй группы, коммутатор 5, первый 6 и второй 7 η-разрядные регистры промежуточного результата, одноразрядный сумматор 8, элемент 9 задержки, 25 первый 10, второй 11 и третий 12 управляющие входы, вход 13 коррекции, вход 14 множителя и вход 15 множимого, выходы младших 16' и старших 17 разрядов результата.

Регистр 1 предназначен для хранения значений η-разрядных множимых, регистры 3 и 4 - для хранения значений соответственно старших и младших разрядов произведений, сформированных блоками 2, а регистры 6 и 7 для хранения промежуточных значений суммы парных произведений. При выполнении устройством соответствующей функции регистры'6 и 7 представляют до собой η-разрядные сдвиговые регистры, в которых при наличии потенциала на их входах управления сдвигом разрешается запись с информационных вхо первого и второго слагаемых блока 2»

На выходах блоков 2 формируются | значения соответственно старшего и младшего разрядов разрядных произведений„

Коммутатор 5 служит для передачи информации на вход второго слагаемого η-го блока 2 либо с выхода элемента 9 задержки, либо с входа 13 коррекции устройства в зависимости от сигнала на третьем управляющем входе 12 устройства»

Одноразрядный сумматор 8 с запоминанием переноса предназначен для поразрядного суммирования содержимого регистров 6 и 7 промежуточного результата„

Элемент 9 задержки обеспечивает задержку на один такт значений разрядов суммы парных произведений, подсуммируемой к вычисляемому блоками 2 произведению очередной пары сомножителей.

Устройство работает следующим образом.

При вычислении произведения празрядных сомножителей в исходном состоянии регистры 3 и 4 обнулены, в регистре 1 хранится без знака празрядное значение множимого, коммутатор 5 настроен на. передачу информации со своего второго информационного входа, т.е. с входа 13 коррекции устройства (это достигается подачей соответствующего потенциала на третий управляющий вход 12 устройства)»

В каждом из и.первых тактов работы устройства нд его вход 14 поступает по одному разряду множителя, начиная с младших разрядов, при этом в каждом i-м блоке 2 производится умдов, а при отсутствии такого потенциала - сдвиг, т„е. перезапись из старших разрядов в младшие»

Каждый из блоков 2 предназначен, для вычисления произведения соответствующих разрядов множимого и множителя и подсуммирования к' нему разрядных слагаемых, сформированных в предыдущем такте» Блок 2 реализует функцию

Έ = X, Υ + А + В, где X, Υ - разряды сомножителей;

А, В - разрядные слагаемые, поступающие на входы ножение разряда множимого,. поступающего на его вход множимого с выхода i-ro разряда регистра 1, на разряд множителя, поступающий на его вход множителя с входа 14 множителя уст50 ройства, и прибавление к младшему разряду получившегося произведения через входы второго и первого слагаемых блока 2 соответственно младшего разряда произведения (i+1)-ro блока 2, сформированного в предыдущем такте и хранимого в (1+1)-м регистре 4, и старшего разряда произведения i-ro блока 2, сформированного в предыдущем такте и хранимого в i-м регист ре 3» Сформированные к концу такта старший в младший разряды произведения i-ro блока 2 с его выходов записываются по сигналу на втором управляющем входе 11 устройства в i-e регистры 3 и 4 соответственно.

После выполнения·η первых тактов работы устройства на его вход 14 множителя поступает нулевая информация й далее осуществляются еще дополнительно η тактов,' в течение которых из устройства выводится с соответствующим преобразованием информация, хранимая в регистрах 3 и 4. В этом случае вывод 2п-разрядного произведения осуществляется через выход 16 устройства по одному разряду в каждом такте работы устройства» Кроме того, вывод результата может производиться также через выход 16 (младшие п разрядов по одному разряду в каждом из η первых тактов) и выход 17 (старшие η разрядов). При этом необходимо после выполнения п+1 первых тактов записать информацию с выходов блоков 2 в регистры 6 и 7 (подавая на вход 10 устройства.управляющий сигнал)„ В последующие η тактов на выходе 17 устройства формируются η старших разрядов произведения по одному разряду в каждом такте. В этом случае появляется возможность сразу после выполнения п+1 тактов вычислять на устройстве новое произведение сомножителей при использовании его для последовательного умножения нескольких пар сомножителей (в этом случае по сигналу на входе 10 устройства одновременно с записью информации с выходов блоков 2 в регистры 6 и 7 производится обнуление регистров 3 и 4, а также запись нового. значения множимого в регистр 1 и подача нового значения множителя на вход 14 устройства).

В рассматриваемом случае на вход 13 коррекции устройства во всех его тактах; работы подается нулевая информация. В тех же. случаях, когда требуется получить округленное значение произведения, необходимо в первом такте работы устройства на его вход 13 подать определенное значение информации (например, для двоичнокодированного шестнадцатиричного представления сомножителей значение информации на входе 13 в первом такте должно быть равно 1000). Это поз воляет осуществлять округление ре^-, (зультата без дополнительных временных затрат» Кроме того, вход 13 Может быть использован также для введения результирующей коррекции по знакам множимого и множителя в случае умножения чисел в дополнительном коде.

При вычислении суммы парных произ,0 ведений η-разрядных сомножителей дополнительно используются регистры и 7 промежуточного результата, одноразрядный сумматор 8 с запоминанием переноса и элемент 9 задерж;5 ки. Соединение выхода сумматора 8 через элемент 9 задержки (который задерживает информацию на один такт) и коммутатор 5 с входом второго слагаемого η-го блока 2 позволяет подсуммировать к вычисляемому произведению сомножителей старшие п-разря— дов суммы парных произведений, порученной до настоящего времени, и хранимой в регистрах 6 и 7» Вычис25 гл . ление суммы S1X (где X ; и Y; j z 1 J J J J η-разрядные сомножители; m - число пар сомножителей) в устройстве можно разделить на два этапа» На первом этапе, включающем тп циклов по п+1 тактов в каждом цикле, производится умножение сомножителей и суммирование парных произведений, а на втором этапе в течение п-1 тактов произво35 дится вывод η-разрядного результата из устройства. Таким образом, общее m ‘Время вычисления X Υ> составт— J J г- -т J ляет [_m(n+1)+nj тактов (с учетом одного такта первоначальной загрузки первого множимого).

Рассмотрим работу устройства в течение одного из m циклов.

В исходном состоянии регистры и 4 и элемент 9 задержки обнулены, в регистрах 6 и-7 хранится информа- ция предыдущего цикла, а в регистре у без знака η-разрядное значение 5Q соответствующего множимого.

В одноименных тактах всех циклов выполняются однотипные операции, в первом цикле в отличие от последующих (ш-1) циклов коммутатор 5 настроен на передачу информации со своего второго информационного входа (входа 13 коррекции устройства), так как в первом цикле еще не сформировано значение суммы парных про изведений, которую нужно было бы подсуммировать к вътшсляемому произведению сомножителейj Таким образом, перед началом работы коммутатор 5 на~ строен на передачу информации с входа 13' коррекции устройства»

В первых η тактах каждого из mциклов на вход 14 устройства подается |по одному разряду в каждом такте множитель, при этом в блоках 2 выполняются те же операции, что и в случае работы устройства в режиме умножения η-разрядных чисел !(1 случай)» Отличие состоит в том :что, начиная с второго такта второго и последующих циклов, через вход второго слагаемого п-го блока производится подсуммирование по одному разряду в каждом, такте суммы парных произведений, формируемой одноразрядным сумматором 8 из информации, полученной в предьщущем цикле и хранимой в регистрах 6 и 7. Под управлением сигналов на входе устройства по окончании каждого такта производится запись старших й младших разрядов произведения блоков 2 в соответствующие регистры и 4, а также сдвиг информации в регистрах 6 и 7 и запись очередного разряда суммы парных произведений в элемент 9 задержки»

- После выполнения η первых тактов на вход 14 множителя устройства подается нулевая информация и осуществляется еще один такт, в течение которого производится подсуммирование старшего разряда суммы парных произведений предыдущего цикла, поступающего на вход второго слагаемого п-го блока 2 с выхода элемента 9 задержки»

По окончании (п+1)-го такта по сигналам на входах 11 и 10 устройства производится запись информации с выходов блоков 2 в регистры 6 и 7 соответственно (запись в регистр 6 осуществляется с второго по n-й разряд, причем в первый разряд записывается О), а также запись нового значения множимого в регистр 1 через вход 15 устройства, обнуление регистров 3 и 4 и элемента 9 задержки и подачд нового значения множителя на вход 14 устройства» Кроме того, в первом цикле на вход 12 устройства подается потенциал, настраивающий коммутатор 5 на передачу информации со своего первого информационного входа (с выхода элемента 9 задержки) »

После выполнения ш(п+1)-го такта на вход 14 устройства подается нулевая информация и далее производится еще (п-1) тактов, в течение которых из устройства выводится п-разрядное значение суммы парных произведений по одному разряду в каждом такте» Вывод суммы парных произведений Может осуществляться двумя способами» В первом случае по окончании т(п+1)-го такта на вход 10 устройства не подается управляющий сигнал, а следовательно, не производится обнуление регистров 3 и 4 и не записывается информация в регистры 6 и 7, при этом через выход 16 устройства выводится с соответствующим преобразованием информация, хранимая в регистрах 3 и 4, т»е, сумма парных пройзведений» Во втором случае по окончании т(п+1)~ го такта на вход 10 устройства подается управляющий сигнал, происходит обнуление регистров 3 и 4, информация с выходов блоков 2 записывается в регистры б и 7, на вход 12 устройства может быть подан потенциал, настраивающий коммутатор 5 на передачу информации с входа 13 коррекции устройства и отключающий выход элемента 9 задержки от входа второго слагаемого п-го блока 2, при этом п-разрядная сумма парных произведений выводится через выход 17 устройства с выхода одноразрядного сумматора 8»

При выводе суммы парных произведений через выход 17 устройства появляется возможность одновременно с выводом результата производить вычисление новой суммы парных произведений или умножение новых сомножителей, если это требуется.

Вход 13 коррекции устройства может быть использован для округления результата»

Claims (1)

1. Формула изобретения

   Вычислительное устройство, содержащее регистр множимого, η блоков вычисления разрядных значений произведения (п - разрядность множимого), две группы по η буферных регистров, коммутатор и элемент задержки, причем вход множителя устройства соединен с входами множителя η блоков вычисления разрядных значений произведения, входы множимого которых соединены с выходами соответствующих разрядов регистра множимого, вход первого слагаемого ί-го блока вычисления разрядных значений произведения соединен соответственно с выходом i-ro буферного регистра первой группы (i = 1.,,,,,η), вход вто- 1 рого слагаемого j-ro блока вычисления. разрядных значений произведения соединен соответственно с выходом (j + D-го буферного регистра второй группы, (j = 1,,,,,п-1) входы ή бу- 1 ферных регистров первой и второй групп соединены соответственно с выходами старшего и младшего разрядов соответствующих η блоков вычисления разрядных значений произве- 2 дения, выход первого буферного регистра второй группы соединен с выходом младших разрядов результата устройства, вход- множимого которого соединен с информационным входом ре- 2 гистра множимого, вход записи которого соединен с входами установки в 1” η буферных.регистров первой и второй групп й первым управляющим входом устройства, второй управляю- 3Ι щий вход которого соединен с входами записи η буферных регистров первой и второй групп и элемента задержки, выход которого соединен с первым информационным входом коммутатора, второй информационный вход кото рого , соединен с входом коррекции устройства, третий управляющий вход которого соединен с управляющим вхо-ι дом коммутатора, выход которого соединен с входом второго слагаемого η-го блока вычисления разрядных значений произведения, отличающееся тем, что, с целью повышения быстродействия при вычислении суммы парных произведений, в него введены два регистра промежуточного результата и сумматор, выход которого соединен с информационным входом элемента задержки и выходом старших разрядов устройства, второй управляющий вход которого соединен с входами записи первого и второго регистров промежуточного результата и сумматора, входы первого и второго слагаемых которого соединены соответственно с выходами младших разрядов первого и второго регистров промежуточного результата, информационные входы которых соединены соответственно с выходами младшего и старшего разрядов η блоков вычисления разрядных значений произведений, кроме выхода старшего разряда η-го блока вычисления разрядных значений произведения, первый управляющий вход устройства соединен с входом установки в 0 элемента задержки и входами сдвига первого и второго регистров промежуточного результата.