SU1176325A1 - Устройство дл умножени - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее табличный блок умножени  и табличный блок суммировани , о тличающеес  тем, что, с целью сокращени  оборудовани , в него введены два блока пам ти, два мультиплексора, буферный регистр и блок микропрограммного управлени , который содержит триггер, управл емый генератор импульсов, счетчик, блок пам ти микропрограмм и две группы элементов И, причем входы множимого и множител  устройства соединены с первыми информационными входами первого и второго мул.ьтиплексоров соответственно , вторые информационные входы которых соединены с выходом пер-, вого блока пам ти, первый информаци- онньм вход которого соединен с выходом табличного блока умножени  и с первым информационным входом второго блока пам ти, второй информационный вход которого соединен с вторым информационным входом первого блока пам ти и выходом табличного блока суммировани , информационный вход которого соединен с информационным входом .табличного блока умножени , выходом произведени  устройства и выходом буферного регистра, первый информационный вход которого соединен с выходом первого мультиплексора , третий информационный вход которого соединен с выходом второго блока пам ти и третьим информационным входом второго мультиплексора, выход которого соединен с вторым информационным входом буферного регистра, а в блоке микропрограммного управлени  тактовый вход устройства со- с единен с установочным входом, триггера, пр мой выход которого (Л соединен с управл юпи1м входом управл емого генератора импульсов, пр мой выход которого соединен с управл ющим входом элементов И первой группы и счетным входом счетчика, вход сброса которого соединен с инверсным выходом триггера, а выходы Vj с адресными входами блока пам ти микО ) ропрограмм, первый, второй, третий и четвертый выходы которого соединены 00 1C с входами соответствующих элементов И второй группы, управл ющий вход коел торых соединен с инверсным выходом управл емого генератора импульсов, выходы элементов И второй группы входами соединены соответственно с управлени  режимом записи первого и второго блоков пам ти, с входом сброса триггера и выходом управлени  выводом результата умножени  устрой- ства, п тый вькод блока пам ти микропрограмм соединен с управл ющими входами табличных блоков умножени  и суммировани , шестой и седьмой

Description

выходы блока пам ти микропрограмм соединены с входами соответствующих элементов И первой группы, выходы которых соединены соответственно с входами упраВлейи  ре дамом записи старших и младших разр дов буферного

регистра, восьмой, дев тый, дес тый И одиннадцатый выходы блока пам ти микропрограмм соединены соответственно с адресными входами первого и второго блоков пам ти и первого и второго мультиплексоров.

1

Изобретение относитс  к вьгчисли тельной технике и может быть использовано в универсальных вычислительных машинах.

Целью изобретени   вл етс  сокращение оборудовани .

На фиг, I представлена функциональна  схема устройства; на фиг,2функциональна  схема блока микропрограммного управлени ; на фиг.З временна  диаграмма работы блока; на фиг, 4 - форматы дл  внешнего представлени  операндов; на фиг,5 блок-схема алгоритма умножени .

Устройство дл  умножени (фиг.1 ) содержит входы множимого 1 и множител  2 устройства, первый 3 и второй 4 мультиплексоры, буферный реги .стр 5, табличные блоки умно™ жени  6 и суммировани  7, первый 8 и второй 9 блоки пам ти, блок 10 микропрограммного управлени , выход результата 11 устройства.

Блок микропрограммного управлени 10 (фиг,2) содержит блок 12 пам ти микропрограмм, генератор импульсов 13, счетчик 14, триггер 15, две групы элементов И 16 и 17, тактовый вход 18 устройства.

Мультиплексоры.3 и 4 необходимы дл  коммутации групп разр дов множимого , множител , и информации (частичных сумм и частичных произведений , хран щейс  в блоках пам ти 8 и 9,

Блоки пам ти 8 и 9 необходимы дп хранени  старшей и младшей частей, частичного произведени  и частичной суммы соответственно. Эти блоки могут быть выполнены в виде одного ОЗУ,

Табличные блоки умножени  6 и суммировани  7 могут быть вьтолнены в виде адресуемой матрицы ПЗУ, в. которой размещены две таблицы (суммы и произведени ).

Блок 10 микропрограммного управлени  необходим дл  формировани  микропрограммы дл  реализации алгоритма умножени ,

Блок пам ти микропрограмм 12 блока 10 представл ет собой матрицу ПЗУ в которой зафиксированы микропрограммы управлени  устройством, т.е, последовательность микрокоманд У., У/ и адресных кодоё А. - А..

Генератор импульсов 12 блока 10 обеспечивает генерацию тактовой частоты устройства.

Счетчик 14 блока 10 реализует ад- ресацию блока пам ти микропрограмм 12 и динамику работы устройства.

Триггер 15 блока 10 обеспечивает запуск и останов устройства.

Группы элементов И 16 и 17 блока 10 формируют выходные микрокоманды,

В качестве выходной информации блока микропрограммного управлени   вл ютс : А, - группа разр дов, предназначенна  дл  адресации первого блока пам ти 8; Aj - группа разр дов дл  адресации второго блока пам ти 9; А,, АЛ - группа адресных разр дов дл  управлени  мультиплексорами 3 и 4 соотвётственно;У.., У„ - микрокоманды , определ ющие режим Запись / Чтение блоков пам ти 8 и 9 соответственно i 5 - микрокоманда, обеспечивающа  выбор табличного блока умножени  6 или табличного блока суммировани  7; Уд, У - микрокоманды, обеспечивающие запись информации соответственно в старшую и младшую группу разр дов буферного регистра 5; У - микрокоманда , обеспечивающа  сброс триг гера 15, т,е, останов устройства;

У - микрокоманды, синхронизирующие вывод пары (ИФР конечных произведений , зафиксированных на буферном регистре 3.

Устройство дл  умножени  работает следующим образом. На вход устройства подаютс  чис ленные значени  множимого и множите л , предварительно приведенные к по ложительному знаку Поступление опе рандов синхронизируетс  поступлением синхроик:пульсов СИ, передним фро том которого устанавливаетс  в единичное состо ние триггер 15, сигналом с пр мого выхода которого производитс  запуск генератора импульсов 13,-а сигналом с инверсного выхода снимаетс  блокировка со счетчика 14. . Сери  тактирующих импульсов с пр мого выхода генератора импульсо 13 поступает на счетный вход счетчика 14 и путем подсчета их на счет чике 14 производитс  перебор (в естественном пор дке/ адресных кодо блока пам ти микропрограммы 12, который осуществл етс  до тех пор, по ка из блока пам ти микропрограмм; на вход триггера 15 не поступит №1крокоманда У, котора  обнул ет триггер, а он в свою очередь обнул ет содержимое счетчика 14. За.врем  полного перебора на выходах блока микропрограммного управлени  формируетс  микропрограмма Всю микропрограмму можно условно разбить на несколько циклов. На пер вом цикле производитс  запись операндов ( множимого и множител  ) в блоки пам ти с одновременным вычислением частичных произведений. Количество шагов N в этом цикле равно: -(Г где п - разр дность операндов; m - разр дность групп(а,Ь,с и т.д., на которые они раз делены. Согласно фиг.4 частичные произведени  (п )будут записаны в следую щей форме: П cf п;п;; nj bf ; П| af П«Пз Il4 се ЩЦ П| be ,(2) П ае П2Щ; П7 cd ПтП;; П| bd I,, ad где Ilj - старшие разр ды частичного произведени ; младщие разр ды частичного произведени . Следовательно, в цикле записи операндов согласно выражени м (И и: (2) блоков микропрограммного управлени  будет выполнено N одинаковых шагов, на каждом из которых счетчиком 14 сформируетс  соответствующий адрес микрокомандного слова. По зтому адресу из блока пам ти микропрограмм 12 выбираютс  соответствующие коды А, и А, которые скоммутируют мулцЕ типлексоры 3 и 4. Содержимое соответствующих групп разр дов множимого и множител  с выхода мультиплексора поступит на информационные входы регистра 8, где будут зафиксированы микрокомандами Уд и У по задним их фронам. Причем микрокоманда У записывает содержимое m разр дов, поступающих от мультиплексора 3, а микрокоманда УС m разр дов, поступающих от мультиплек-t сора 4, Таким образом, в регистре 5 зафиксированы цифры исходных операндов, которые по мере поступлени  подаютс  на входы табличного блока умножени  6, на адресный вход которого пода- етс  микрокоманда У, 1, Частичные произведени  на выходе табличного блока умножени  6 удерживаютс  до тех пор,-пока на его входе удерживаютс  операнды (адрес), Затем формируютс  микрокоманды У. и УЗ, означающие режим записи в блоки пам ти 8 и 9 по адресам А и А сформированные синфазно с А и А блоком пам ти микропрограмм 12, приЧем высокий потенциал микрокоманд У и У обозначает (дл  блоков пам ти 8 и 9) запись, низкий - считывание по соответствующим адресам(А , А,). После проведени  цикла записи частичных произведений в блоки пам ти 8 и 9 информаци  с входов 1 и 2 может быть сн та, а блок микропрограммного управлени  сформирует NV циклов частичных сумм, каждый из которых заканчиваетс  вычислением соответствующей цифры конечного произведени . (3) Вычисление частичных сумм производитс  с помощью табличного блока суммировани  7, на адресный вход которого подаетс  микрокоманда , по соответствуюищм адресам.Адресам в этом случае как и в предыдущем   л ютс  коды слагаемых, подаваемых из блоков пам ти 8 и 9, через муль типлексоры 3 и 4. Формирование частичных сумм (Z и конечных цифр произведени  (П-)п изводитс  согласно следую1цим выраж ни м (применительно к разбиению on рандов на группы согласно фиг.4), 1 цикл П П1 J - Ч 2, п; 2 цикл П2 n;+.Z, ,, где П«..- перенос при образовании с ответствующей частичной с мы; П..- перенос от формировани  цифры соответствующего ко нечного знака произведени 3 цикл Ппг г П21 3 2 1::1ь п, -П Zv 4 цикл 1в 7 9 а + п Z..- . п Z Vo ПГ-П,(7) .п5:,, Zi3 Iiz+ nl .-,3

/dS

Ai Аг Аз А У/ /г Уз /s j/j

1 1 1 ff tttttt

fO Н Jl3 5 цикл 12:11 |i5 + 1t + 1i7 + П П4 Г П -П + П ,, Г I п1 6 дикп 121 П 1,.-)- 421 Пп5 Г,, nV Однако при выполнении алгоритма умг ожени  исходные данные дл  образовани  i-й частичной суммы могут быть расположены в одном и том же блоке пам ти, Тогда при записи в регистр 5 их необходимо разнести по группам. Дл  этого используютс  перекрестные св зи мультиплексоров 3 и 4, т.е. производитс  склеивание слагаемых, расположенных в одном и том же блоке пам ти. Зафиксированные на регистре 5 слагаемые через блок 7 идентифицируютс  в .сумму, значение которой поступает на информационные входы блоков пам ти 8 и 9, и при выработке блоком микропрограммного управлени  -микрокоманды У пары цифр конечHbqc произведений вывод тс  из устройства . 6ь/хоЗ г и 12 /Japajfffe/JMd/u ootxoo w/fa 1 дь/xoff пам ти Muffponpoграмм 12 азс вмжоЗо. MUffpOffO/ O/fff УгУгУбУ7 aja MUffpoifОмане

ytygyey

Фиг. I

Фиг.Ъ

JW . (/

Claims (1)

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее табличный блок умножения и табличный блок суммирования, о тличающееся тем, что, с целью сокращения оборудования, в него введены два блока памяти, два мультиплексора, буферный регистр и блок микропрограммного управления, который содержит триггер, управляемый генератор импульсов, счетчик, блок памяти микропрограмм и две группы элементов И, причем входы множимого и множителя устройства соединены с первыми информационными входами первого и второго мультиплексоров соответственно, вторые информационные входы которых соединены с выходом первого блока памяти, первый информационный вход которого соединен с выходом табличного блока умножения и с первым информационным входом второго блока памяти, второй информационный вход которого соединен с вторым информационным входом первого блока памяти и выходом табличного блока суммирования, информационный вход которого соединен с информационным входом табличного блока умножения, выходом произведения устройства и выходом буферного регистра, первый информационный вход которого соединен с выходом первого мультиплексора, третий информационный вход которого ^: соединен с выходом второго блока памяти и третьим ' информационным входом второго мультиплексора, выход которого соединен с вторым информационным входом буферного регистра, а в блоке микропрограммного управления тактовый вход устройства со- q единен с установочным входом, триггера, прямой выход которого соединен с управляющим входом управляемого генератора импульсов, прямой выход которого соединен с управляющим входом элементов И первой группы и счетным входом счетчика, вход сброса которого соединен с инверсным выходом триггера, а выходы с адресными входами блока памяти микропрограмм, первый, второй, третий и четвертый выходы которого соединены с входами соответствующих элементов И второй группы, управляющий вход которых соединен с инверсным выходом управляемого генератора импульсов, выходы элементов И второй группы соединены соответственно с входами^ управления режимом записи первого и второго блоков памяти, с входом сброса триггера и выводом управления выводом результата умножения устройства, пятый выход блока памяти микропрограмм соединен с управляющими входами табличных блоков умножения и суммирования, шестой и седьмой выходы блока памяти микропрограмм соединены с входами соответствующих элементов И первой группы, выходы которых соединены соответственно с входами управления режимом записи старших и младших разрядов буферного регистра, восьмой, девятый, десятый и одиннадцатый выходы блока памяти микропрограмм соединены соответственно с адресными входами первого и второго блоков памяти и первого и второго мультиплексоров.