SU1361556A1 - Устройство дл контрол умножени по модулю три - Google Patents
Устройство дл контрол умножени по модулю три Download PDFInfo
- Publication number
- SU1361556A1 SU1361556A1 SU864016690A SU4016690A SU1361556A1 SU 1361556 A1 SU1361556 A1 SU 1361556A1 SU 864016690 A SU864016690 A SU 864016690A SU 4016690 A SU4016690 A SU 4016690A SU 1361556 A1 SU1361556 A1 SU 1361556A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- group
- block
- inputs
- modulo
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл обнаружени неисправностей арифметических устройств вычислительных машин при выполнении операции умножени нормализованных двоичных кодов. Цель изобретени - повьппе- ние быстродействи устройства. Сомножители поступают на регистр 1 множиif тел и регистр 3 множимого, С помощью блока 2 анализа разр дов множител и группы 4 узлов свертки по модулю три блоки формировани контрольного кода группы 5 формируют контрольные слова частичных произведений, которые складываютс на шестиразр дном сумматоре 6, Результат сложени шестиразр дного сумматора 6 сворачиваетс узлом 7 свертки по модулю три и складываетс на втором сумматоре 8 по модулю три с кодом свертки по модулю три регистра 3 множимого. На первом сумматоре 9 по модулю три формируетс остаток по модулю три произведени . Выходные коды первого и второго сумматоров 9, 8 по модулю три сравниваютс в блоке 10 сравнени , выход исправлени которого вл етс выходом устройства, 2 з.п,ф-лы, 4 ил. 0 (Л 00 05 ел сд 05 IPut.1
Description
Изобретение относитс к вычислительной технике и может быть использовано дл обнаружени неисправностей арифметических устройств вычислительных машин при выполнении операции умножени нормализованных двоичных кодов.
Целью изобретени вл етс повышение быстродействи устройства.
На фиг. 1 приведена функциональна схема устройства; на фиг. 2 - функциональна ххема блока анализа . разр дов множител и соединение его с регистром множител ; на фиг. 3 - схема подключени узлов свертки группы к выходам регистра множимого; на фиг. 4 - функциональна схема блока формировани контрольного кода группы и подключение его к другим узлам устройства.
Устройство (фиг. 1) содержит регистр 1 множител , блок 2 анализа г разр дов множител , регистр 3 множи- мого, группу 4 узлов свертки по модулю три, группу 5 блоков формировани контрольного кода,- шестиразр дный сумматор 6, узел 7 свертки.по модулю три, второй сумматор 8 по модулю три, первый сумматор 9 по модулю три, блок 10 сравнени .
Блок 2 анализа разр дов множител (фиг. 2) содержит элемент И 11, две группы элементов И-ИЛИ 12 и 13.
Блок 5 формировани контрольного кода группы содержит элементы И 14 и 1 5, элементы ИЛИ-.НЕ 16 и 17, элемент НЕ 18 и группу 19 полусумматоров.
Устройство дл контрол умножени по модулю три работает следующим образом .
В регистр 1 множител и регистр 3 множимого поступают коды сомножителей . В блоке 2 анализа разр дов множител и с помощью элементов И-ИЛИ 12 и 13 первой и второй групп и элемента И 1 1 формируютс управл ющие сигналы наличи и отсутстви частного сдвига (на фиг. 2 обозначены дл удобства сигналами С и НС).
Выходы старших (К-l) разр дов регистра 3 множимого (кроме самого старшего ) соединены с входами первого узла свертки по модулю три груцпы 4 (к - количество разр дов первого частичного произведени , участвующих в формировании результата умножени ). На входы каждого последующего узла свертки по модулю три группы 4 добав0
5
0
5
0
5
0
5
0
5
л ютс выходы двух очередных разр дов регистра 3 множимого к тем выходам, которые подключены к входам предыду-. щего узла.
В блоках формировани контрольного кода группы 5 формируетс контрольное слово дл каждого частичного произведени . Так, например, дл первого частичного произведени код с выхода первого узла свертки по модулю три группы 4 передаетс на выходы элемента НЕ 18 и полусумматоров группы 19 первого блока формировани крнтроль- ного кода группы 5, образующие выходы этого блока, без сдвига при наличии сигнала НС1, со сдвигом на один разр д влево при наличии сигнала С1, пр мо или инверсно через второй и третий полусумматоры группы 19 в зависимости от значени сигнала на выходе второго разр да регистра 1 множител . В случае передачи кода свертки по сигналу С1 в младший разр д первого контрольного кода вдвигаетс (К+1)-й разр д регистра 3 множимого.
Аналогично контрольные слова формируютс дл последующих частичных произведений. Контрольные слова сумМ
мируютс на -входовом шестиразр дном сумматоре 6, на входы переносов которого в младший разр д поступают сигналы с выходов всех 2 t-x разр 1 / М-К , . дов регистра 1 множител ( 1
.t .). Эти сигналы учитывают единицу дополнительного кода у частичных произведений , все разр ды которых участвуют в формировании результата, yi-rao- жени . Результат сумматора 6 сворачиваетс узлом 7 свертки по модулю три, результат которой в свою очередь складываетс на втором сумматоре 8 по модулю три со сверткой множимого . Далее в блоке 10 сравнени результат второго сумматора 8 по модулю три сравнени со сверткой по модулю три результата умножени , получаемой на выходе первого сумматора 9 по модулю три.
Рассмотрим конкретный пример контрол умножени . Пусть множитель имеет код 110000, а множимое - 111 11.
Все группы зар дов множител , кроме последней, сформируют в блоке 2
анализа разр дов множител управл ющие сигналы НС; С, равные нул м.
.Дл старшей группы разр дов в блоке анализа разр дов множител сформируютс сигнал; .
В блоке формировани сверток разр дов множимого дл данных кодов сформируютс и дл каждой свертки,
Во всех блоках формировани контрольного кода группы 5 / кроме последнего , с помоодью управл ющих сигналов а-0 сформир потс контрольные слова, равные по значению 100000
Б последнем блоке формировани контрольного кода частичного произведени с ПОМОЩЬЮ управл ющих сигналов сформир лотс контрольные слова, равные по значению 010011.
Учитыва , что на входы переносов в младший разр д многовходового шестиразр дного сумматора 6 поступает сигнал , формируемый в последнем блоке формировани контрольного кода группы 5, результат на выходе шестиразр дного сумматора 6 будет иметь следующее значение
100000
100000 + 1
1010100
Свертка результата шестиразр дного сумматора 6 равна дл данного слча значению 00 (на выходе узла 7 свертки по модулю три).
На сумматоре 8 по модулю три код 00 суммируетс со значением , в результате на выходе формируетс код 015 который и вл етс контрольным кодом устройства.
В устройстве умножени по. аналогичным управл ющим сигналам НС; С формируютс частичные произведени в дополнительном коде. 0000000 0000
О 1 1
0О
1О 1 1
О
о
00000
1. 1 1
1
1,10111101 Свертка результата умнохени с учетом переноса из старшего разр да результата имеет значение 01, т.е. совпадает с результатом устройства дл контрол ум гожени по модулю три,
В данном примере младшие разр ды частичнь х произведений (отмечены знаком Х) могут быть отброшены, при этом в устройстве контрол умножени все равно будет сформирована правильна контрольна свертка, равна свертке усеченного результата умножени .
Claims (3)
1. Устройство дл контрол умножени по модулю три, содержащее регистры Ь ножител и множимого, первый сумматор по модулю три и блок сравнени , причем выход первого сумматора по модулю три соединен с первым информационным входом блока сравнени , инфор- мационнь е входы регистров множител и множимого вл ютс соответственно входами множител и множимого устройства , информационньп вход первого сумматора по модулю три вл етс входом произведени устройства, отличающеес тем, что, с целью повьш1ени быстродействи устройства , в него введены узел свертки по модулю три, группа узлов свертки по модулю три, второй сумматор по модулю три, шестиразр дный сумматор, блок анализа разр дов множител , входы каждого j-ro узла свертки кода и группа блоков формировани контрольного кода, причем информационньм выход регистра множител соединен с информационным входом блока анализа разр дов множител , информационные входы каждого j-го узла свертки и по модулю три группы соединены с пр мыми выходами всех р-х разр дов регистра
множимого
(1
j ..
+ I , 2 . р
45
k + 2 () ) , пр мые выходы всех t-x разр дов регистра множител сое- динень с соответствующими входами
переноса шестиразр дного сумматора
/ m-k . . ,. , m
tU
+ 1 t -r-j, информационный
вькод шестиразр дного сумматора соединен с входом узла свертки по модулю три, выход которого соединен с первым информационным входом второго сумматора по модулю три, второй ин- формационньй вход которого соединен
выходом
(
m-k ...
Ого узла сверт513
ки по модулю три группы, ВЫХОД второго сумматора по MOfjyjiro три соединен с вторым информационным входом блока сравнени , выход несравнени которого вл е с выходом неисправности устройства, каждый г-й информационный выход группы всех формирователей контрольного кода группы соединен с соответствующим входом слагаемого г-го разр да шестиразр дного сумматора , выход каждого узла свертки по .модулю группы соединен с информационным входом соответствующего формировател контрольного кода группы, входы признака дополнени и признака инверсии каждого t-ro формировател котрольного кода группы (1 - t 2) соединены с пр мым выходом (k+1+2(-1))-г разр да и пр мым выходом 2t-ro разр да регистра множител ,вход признака сдвига первого формировател контрольного кода группы соединен с пр мым выходом первого разр да регистра множител , каждый i-и выход признака сдвига группы блока анализа разр дов множител соединен с входом признака сдвига-(i+l)-ro формировател контрольного кода группы, выходы призна- .ка отсутстви сдвига группы блока анализа разр дов множител соединены с входами признака отсутстви сдвига соответствующего формировател контрольного кода группы.
2, Устройство по п. 1, отличающеес тем, что блок анализа разр дов множител содержит элемент И и две группы элементов И-ИЛИ, причем первый и второй входы элемента И соединены соответственно с инверсным входом первого разр да и пр мым входом второго разр да информационного входа блока, первый вход каждого i-го элемента И-ИЛИ первой группы соединен с пр мым входом 2 (i+l)-ro разр да информационного входа блока (1 i о 1) где
М - разр дность регистра множител , второй и третий входы каждого i-го элемента И-ИЛИ первой группы соединены с инверсными входами (2l+l)-ro и 2 i-ro разр дов информационного входа блока соответственно, четвёртый вход каждого -го элемента И-ИЛИ первой группы соединен с инверсным
66
входом 2(i+l)-ro разр да информационного входа блока, п тый и шестой входы каждого I-го элемента И-ИЛИ первой группы соединены с пр мыми входами (2i+l)-ro и 2 I-го разр дов информационного входа блока соответственно , выход элемента И и выходы элементов И-ИЛИ первой группы образуют группу выходов признаков сдвига
группы, первый и второй вход каждого i-го элемента И-ИЛИ второй группы соединены с пр мым входом 2 i-го и инверсным входом (2i+l)-ro разр дов информационного входа блока соответственно , третий и четвертый входы каждого i-ro элемента И-ШШ второй группы соединены с инверсным входом 2i-го и пр мым входом (2i+l)-ro разр дов информационного входа блока,
выходы элементов И-ИЛИ второй группы образуют группу выходов признаков отсутстви сдвига блока.
3. Устройство по п. 1, отличающеес тем, что блок формировани контрольного кода группы содержит элемент НЕ, два элемента И, два элемента И-ИЛИ и группу полусумматоров , причем выходы элемента НЕ и полусумматоров группы образуют
группу информационных выходов блока, вход элемента НЕ объединен с первыми входами всех полусумматоров группы и образует ,вход признака инверсии блока , первые входы первого и второго элементов И-ИЛИ. образзтот информационный вход блока, выходы первого и второго элементов И и первого, второго элементов И-11ПИ соединены с вторыми входами первого, второго, третьего и четвертого полусумматоров группы соответственно, второй вход п того полусумматора группы объединен с вторыми входами первого и второго элементов И -ИЛИ, первым входом первого
элемента И и образует вход признака сдвига блока, первый вход первого элемента И-ИЛИ объединен с третьим входом второго элемента И-ИЛИ, первый вход второго элемента И-ИЛИ объединен с первым входом второго элемента И, третий вход первого элемента И-ИЛИ объединен с четвертым входом второго элемента И-ИЛИ, вторым входом второго элемента И, и образует
вход признака отсутстви сдвига блока , второй вход первого элемента И вл етс входом признака дополнени блока.
fl/) i
c( HMj
HC2 C1 C/
Г
r
iC&H 2СЬК
4
-f
ice( u
2C5 )
J
/
(PMi Pfin
Г1
) ()
JC6{f - 4) 1С&(Я+Ц} 3
/reAf I ZrSAf I
ФигЗ
РИ()
ICBK
ZCBff
HC1
C1
ai
. 2|ЙЙ4
- HCt
- сг
at
Т--Г-ГL .PM( i Q-1CBM2
-ICBH
: - сС|;
4fj
j (-7) i-f.-h1)
illillUlil h-1 2 / J
Составитель В, Гречнев Редактор В. Бугренкова Техред д.Кравчук Корректор А.Зимокосов
6291/48
Тираж 671Подписное
ВНИИПИ Государственного комитета СССР
по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб, д. 4/5
Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , 4
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864016690A SU1361556A1 (ru) | 1986-02-03 | 1986-02-03 | Устройство дл контрол умножени по модулю три |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864016690A SU1361556A1 (ru) | 1986-02-03 | 1986-02-03 | Устройство дл контрол умножени по модулю три |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1361556A1 true SU1361556A1 (ru) | 1987-12-23 |
Family
ID=21219583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864016690A SU1361556A1 (ru) | 1986-02-03 | 1986-02-03 | Устройство дл контрол умножени по модулю три |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1361556A1 (ru) |
-
1986
- 1986-02-03 SU SU864016690A patent/SU1361556A1/ru active
Non-Patent Citations (1)
Title |
---|
Патент СМ № 3873820, кл, G 06 F 11/08, опублик, 1976, Авторское свидетельство СССР № 595737, кл. G 06 F 11/08, 1978, * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR950033804A (ko) | 결합 멀티플라이어/시프터 및 이를 위한 방법 | |
SU1361556A1 (ru) | Устройство дл контрол умножени по модулю три | |
JP3256251B2 (ja) | 乗算器 | |
US5870322A (en) | Multiplier to selectively perform unsigned magnitude multiplication or signed magnitude multiplication | |
SU1013946A1 (ru) | Устройство дл умножени | |
SU1254473A1 (ru) | Устройство дл умножени | |
SU1497614A1 (ru) | Устройство дл делени двоичных чисел | |
SU1080136A1 (ru) | Устройство дл умножени | |
SU1254471A1 (ru) | Матричное устройство дл умножени чисел по модулю 2 @ -1 | |
SU744563A1 (ru) | Устройство дл умножени | |
SU805307A1 (ru) | Множительно-сдвиговое устройство | |
SU1617439A1 (ru) | Устройство дл умножени чисел по модулю | |
SU1275432A1 (ru) | Устройство дл умножени | |
SU960804A1 (ru) | Устройство дл умножени | |
SU1300462A1 (ru) | Устройство дл сложени | |
RU2131617C1 (ru) | Оптический цифровой страничный умножитель с фиксированной точкой | |
SU648978A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU1297053A1 (ru) | Устройство дл контрол по модулю @ умножени матриц чисел | |
RU1791818C (ru) | Устройство дл контрол остаточного кода по модулю три | |
SU1084799A1 (ru) | Устройство дл формировани остатка по модулю три | |
SU691848A1 (ru) | Устройство дл вычислени корн п той степени | |
SU363119A1 (ru) | Регистр сдвига | |
SU734683A1 (ru) | Устройство дл умножени п-разр дных чисел | |
SU1005035A1 (ru) | Устройство дл умножени | |
SU1170462A1 (ru) | Устройство дл быстрого преобразовани Фурье |