SU1497614A1 - Устройство дл делени двоичных чисел - Google Patents

Abstract

Изобретение относитс  к вычислительной технике ,в частности, к электронным вычислительным цифровым машинам. Цель изобретени  - повышение быстродействи . В устройство, содержащее регистры делител  1, делимого 2, частного 3, сумматор 4, блок управлени  5, триггер 6, коммутатор 7, формирователь 8 сигнала сдвига, введены коммутатор 9, элементы И-ИЛИ 10,11, элементы И 12,13 и элемент НЕ 14, что дало возможность проводить вычислени  непосредственно с операндами, заданными в дополнительных кодах, и получать частное также в дополнительном коде. 1 ил.

Description

t

СО

vl

а

мого 2, частного 3, сумматор 4, блок управлени  5, триггер 6, коммутатор 7, формирователь 8 сигнала сдвига,  в(дены коммутатор 9, элементы И- ИШ1 10, 11, -элементы Н 12, 13 и элеИзобретение относитс  к вычислительной технике, в частности к электронным цифровым вычислительным машинам .

Целью изобретени   вл етс  повышение быстродействи .

Дл  обеспечени  получени  цифр -частного в старшем (знаковом) разр де регистра делимого при различных сочетани х знаков операндов необходи- МО перед началом циклов делени  произвести инвертирование значени  старшего разр да регистра делител , т.е. при положительном делителе установить его в единичное состо ние, а при отрицательном - в нулевое. Эти установки выполн ютс  с помощью первого и второго элементов И.

Возможнос1ъ записи в регистр част ного как пр мого, так и инверсного значений цифр частного, так как результаты делени  могут быть разных знаков, осуществл етс  с помощью элемента И-ИЛИ.

Переключение кода делител  при его алгебраическом сложении с кодом остатка (если знаки остатка и делител  совпадают, то на сложение подаетс  дополнительный код содержимого регистра делител , в противном случае - пр мой) реализуетс  с помощью первого элемента И-ИЛИ и элемента НЕ

Дл  образовани  сигнала сдвига FC используютс  пр мые значени  d, dJ и d разр дов делител . Когда же делитель отрицателен, необходимо проинвертировать значени  перечисленных разр дов перед их подачей на формирователь сигнала сдвига. При зтом необходимо выделить случай равенства делител  минус 1/2, при котором дополнительный код имеет вид 1.1000... Инверсные значени  разр дов d, этого кода равны единице, что совпадает, с их значени ми при пр мом коде делител . По тому инвертиров;1ние -значений d, d j и d4 в этом случае не должно производить

мент НЕ 14, что дало возможность проводить вычислени  непосредственно с операндами, заданными в дополнительных кодах, и получать частное также в дополнительном коде. 1 ил.

5

0 5

0 5

0

5 г

0

с . Переключение кодов dj, d и d осуществл етс  с помощью коммутатора.

На чертеже представлена блок-схема предлагаемого устройства.

Устройство содержит регистры I, 2 и 3 делител , делимого и частного соответственно, сумматор 4, блок 5 управлени , триггер 6, первый коммутатор 7, формирователь 8 сигнала сдвига, второй коммутатор 9, элементы И-ИЛИ 10 и 11, первый 12 и второй 13 элементы И, элемент НЕ 14, информационный вход 15 устройства и выход 16 устройства.

Устройство работает следующим об- ргзом.

Устройство выполн ет деление 4- разр дных нормализованных двоичных чисел, представленных в дополнительных кодах, частное также образуетс  в дополнительном коде с точностью до единицы младшего вычисленного разр да . Дл  повьш ени  точности необходимо вычислить один дополнительный разр д. Регистры 1 и 3 имеют по одному дополнительному разр ду, регистр 2 и сумматор 4 - два дополнительных разр да. Регистры 2 и 3 содержат цепи сдвига влево, регистр 1 может быть несдвиговым.

Установка триггера 6 модет производитьс  только при наличии единичного сигнала на одном из его управл ющих входов. При этом триггер 6 устанавливаетс  в единичное состо ние, если на его соответствующем информационном входе также имеетс  единичный сигнал, в противном случае триггер устанавливаетс  в нулевое состо ние .

Перед началом делени  код делимого хранитс  в регистре 2, код делител  - в регистре 1, регистр 3 находитс  в нулевом состо нии. В начале вьтолне- ни  операции по управл ющему сигналу с соответствующего выхода блока 5 производитс  установка триггера 6 в единичное состо ние, если в старшем разр де регистра 2 записан нулевой

код, что соответствует положительному делимому, В противном случае три гер 6 устанавливаетс  в нулевое состо ние. По этому же управл ющему сигналу через первый 12 и второй 13 элементы И производитс  инвертирование содержимого старшего разр да регистра 1. С этого момента нулевое состо ние старшего разр да регистра

1соответствует отрицательному, а единичное состо ние - положительному делителю. Соответственно этому через коммутатор 9 на формирователь 8 проходит пр мой код разр дов d , d и d если содержимое старшего разр да регистра 1 do l . Е сли же и d,0, на формирователь 8 подаетс  инверсный код этих разр дов: d, d и d4. При d,0 и d,l на выходе коммутатора 9 нулевой код, что соответствует значению ,0, если модуль делител  равен 1/2. На другой вход формировател  8 через коммутато

7поступает содержимое п ти старших разр дов регистра 2 в пр мом коде, если триггер 6 находитс  в нулевом состо нии, или в инверсном - в противном случае. На основе поступающих сигналов в формирователе 8 вырабатываетс  единичное или нулевое значение сигнала, которое подаетс  на первый вход блока 5 управлени . Если F,l, то цикл делени  содержит только совместный сдвиг регистров 2 и 3, который производитс  по управл ющему сигналу с соответствующего выхода блока 5. В процессе каждого сдвига содержимое старшего разр да регистра

2передаетс  через элемент И-ИШ1 iO

8младший разр д регистра 3 пр мым кодом, если старший разр д регистра 1 находитс  п единичном состо нии,

и инверсным кодом - в противном случае . Если , то в цикле сначала выполн етс  сложение кодов регистров 1 и 2, а затем совместный сдвиг регистров 2 и 3 влево .Если знаки остатка и делител  не совпадают, о чем свидетельствует разное состо ние триггера 6 и старшего разр да регистра 1, то на выходе элемента И-ИЛИ 11 вырабатываетс  единичный сигнал, который подаетс  на вход элемента НЕ 14 и вход блока 5. При этом на выходе элемента НЕ 14 - нулевой сигнал , а на соответствующем выходе блока 5 - единичный. Этот сигнал подаетс  на вход управлени  выдачей

5

0

5

0

5

0

5

0

5

пр мого кода регистра 1 на сумматор 4. Коли тиаки остатка и делител  con- падают, то на выходе элемента И-ИЛИ II - нулевой сигнал, а на выходе элемента НЕ 14 и, следовательно, на входе блока 5 - единичный. В результате этого на соответствующем выходе блока 5 по вл етс  единичный сигнал, который по/1,аетс  на вход управлени  выдачей дополнительного кода регистра 1 на сумматор 4. Дополнительный код регистра 1 представл етс  как ei O инверсны код и единичный сигнал, подаваем й на вход переноса младшего разр да 1-егистра сумматора 4. Независимо от ида кода, подаваемого из регистра 1, на другом входе сумматора 4 всегда находитс  пр мой код ре гистра 2. Поступившие коды складываютс  и код их cyMMij записываетс  в регистр 2, одновременно старшим разр дом суммы производитс  текуща  установка триггера 6. Запись кода суммы в регистр 2 и установка триггера 6 выполн ютс  но единичному сигналу на соответствующем выходе блока 5. Независимо от выполн емых действий в каждом цикле в старшем разр де регистра 2 образуетс  одна цифра частного в пр мом коде, если делимое положительное, и в инперсном, если делимое отрицательное. Эта цифра без инвертировани  или с инвертированием передаетс  через элемент И-ИЛИ 10 в младший разр д регистра 3 во врем  совместного сдвига регистров. Среднее количество определ емых разр дов частного за одно сложение равно трем.

Claims (1)

1. Формула изобретени 

   Устройство дл  делени  двоичных чисел, содержащее регистры делител , делимого и частного, сумматор, блок управлени , триггер, первый коммутатор и формирователь сигнала сдвига, выход которого соединен с входом формировани  сигнала управлени  сдвигом блока управлени , первый выход которого соединен с входами управлени  сдвигом регистров делимого и частного , второй и третий выходы блока управлени  соединены с входами управлени  выдачей соответственно дополнительного и пр мого кодов регистра делител , информационный вход которого соединен с информационным входом устройства, выход которого соединен

   с выходом pei HCTpa частного, выход регистра делител  соединен с первым информационным входом сумматора, второй информационный вход которого соу- динен с выходом регистра делимого, информационный вход которого соединен с выходом результата сумматора, выход старгаег О разр да которого соединен с информационным входом тригге- ра, первый вход установки в 1 которого соединен с четвертым выходом блока управлени  и входом разрешени  записи регистра делимого, пр мой и инверсный выходы п ти старших раз- р дов которого соединены соответственно с первым и вторым информационными входами первого коммутатора, выход которого соединен с первым входом формировател  сигнала сдвига, п тый выход блока управлени  соединен с вторым входом установки в 1 триггера , пр мой и инверсный выходы которого соединены соответстве нно с первым и вторым управл ющими входами первого коммутатора, отличаю- щ ё ее   тем, что, с целью повышени  быстродействи , в него введены второй коммутатор, два элемента И- ИЛИ, два элемента И и элемент НЕ, выход которого соединен с входом формировани  сиг нала управлени  выдачей дополнительного кода блока управ лени , вход формировани  сигнала управлени  выдачей пр мого кода которого соединен с входом элемента НЕ и выходом первого элемента И-ИЛИ, первый вход которого соединен с пер

   выми входами первого элемента И и второго элемента И-ИЛИ, первым управл ющим Входом второго коммутатора и пр мым выходом старшего разр да регистра делител , инверсный выход старшего разр да которого соединен с вторым управл ющим входом второго коммутатора, вторыми входами первого и второго элементов И-ИЛИ и первым входом второго элемента И, второй вход которого соединен с п тым выходом блока управлени  и вторым входом первого элемента И, выход которого соединен с входом установки в О старшего разр да регистра делител , вход установки в 1 старшего разр да которого соединен с выходом второго элемента И, пр мые и инверсные выходы соответственно второго, третьего и четвертого разр дов регистра делител  соединены соответственно с первым и вторым информационными входами второго коммутатора, выход которого соединен с вторым входом формировател  сигнала сдвига, пр мой выход старшего разр да регистра делимого соединен с третьим входом второго элемента И-ИЛИ, четвертый вход которого соединен с инверсным выходом старшего разр да регистра делимого и вторым информационным входом триггера, пр мой и инверсный выходы которого со(динены соответственно с третьим и четвертым входами первого элемента И-ИЛИ, выход второго элемента И-ИЛИ соединен с входом мпадшего разр да регистра частного.