SU1059570A1 - Устройство дл делени чисел с фиксированной зап той - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ С ФИКСИРОВАННОЙ ЗАПЯТОЙ, содер-жащее сумматор, .сдвиговый регистр частного, две группы элементов И, два элемента И, сдвиговый регистр делител , пр мые и обратные выходы которого соединены соответственно с первыми входами элементов и первой и второй групп, ЕЫХОДЬ которых соединены соответственно с входами сулшатора, вход сдвига влево которого подключен к шине первого тактового сигнала и к входу сдвига влево сдвигового регистра частного, вход младшего разр да которого соединен с выходом первого элемента И, первый вход которого подключен к инверсному выходу знакового разр да сумматора, пр мой выход знакового разр да которого подключен к первому входу второго элемен1а И, выход которого подключен к вторым объединенным входам элементов И первой группы, втора  шина тактовых сиг налов подключена к вторым объединенным входам элементов И второй группы, треть  шина тактовых сигналов соединена с вторыми входами первого и второго элементов И, о т личающеес  тем, что, с целью увеличени  точности вычислений , в него введены третий и четвертый элементы И, сумматор аргумента , элемент задержки, причем первый вход третьего элемента И подС $5 ключен к выходу знакового разр да су№.1атора аргумента и- к первому вхо (Л ду четвертого элемента И, второй вход которого соединен с четвертой шиной тактовых сигналов и входом элемента задержки, выход которого соединен с вторым входом третьего элемента И, выход которого соединен с входом сдвига бправо сумматора и с первым входом младшего разр да , сумматора аргумента, второй ел вход которого соединен с третьим со инверсным входом четвертого элемента И, входом сдвига влево сдвигоСП вого регистра делител  и выходом третьего элемента И, третий вход которого соединен с инверснЕлм выходом старшего разр да сдвигового регистра делител .

Description

Изобретение относитс  к вычислительной технике и может найти применение при создании специализированных систем переработки цифровой информации. Известны устройства делени  с во становлением остатка, содержащие регистры делител , частного, сумматор , элементы управлени  Cl-If Недостаток указанных устройств состоит в том, что они не обладают возможностью производить деление с автоматическим изменением масшта ба делимого, что уменьшает точност вычислений. Наиболее близким к .предлагаемом  вл етс  устройство дл  делени  чисел с фиксированной зап той с восстановлением остатка, содержащее регистры делител , частного, сумматор, группы элемента И дл  пе редачи пр мого и инверсного кЬдов делител , два элемента И, три шины тактовых сигналов С23. При делении чисел с фиксированной зап той дл  исключени  перепол нени  разр дной сетки вводитс  масштабный множитель 2- (Л где X - делимое,У - делитель, Z частное . К - масштабный множитель. Учитыва , что масштабный множитель представлен в виде , алго ритм реализации формулы (1) будет следующий. Реализуетс  правый сдвиг делимо го X на заданный целочисленный арг мент г . Реализуетс  деление Реализаци  формулы (1) приводит к значительной инструментальной по грешности, так как при ограниченно длине разр дной сетки правый сдвиг делимого тождественен усечению е.го на младших разр дов. Цель изобретени  - повышение точности вычислений путем уменьшен числа правых.сдвигов делимого. Поставленна Цель достигаетс  тем, что в устройство дл  делени  чисел с фиксированной зап той, содержащее сумматор, сдвиговый регис частного, две группы элементов И, два элемента И, сдвиговый регистр делител , пр мые и обратные выходы которого соединены соответственно с первыми входами элементов И первой и второй групп, выходы которых соединены соответственно с входами сумматора, вход сдвига влево которого подключен к шине первого так вого сигнала и к входу сдвига влево сдвигового регистра частного, вход младшего разр да которого соединен с выходом первого элемента И, первый вход которого подключен к инверсному выходу знакового разр да сумматора, выход знакового разр да которого подключен к первому входу второго элемента И, выход которого подключен к вторым объединенным входам элементов И первой группы, втора  шина тактовых сигналов подключена к вторым объединенным: входам элементов И второй группы, треть  шина тактовых сигналов соедлнена с вторыми входами первого и второго элементов И, дополнительно введены третий и четвертый элементы И, сумматор аргумента, элемент задержки, причем первый вход третьего элемента И подключен к выходу знакового разр да су «1матора аргумента и к первому входу четвертого элемента И, второй вход которого соединен с четвертой шиной тактовых сигналов и входом элемента задержки, выход которой соединен с вторым входом третьего элемента И, выход .которого соединен с . входом сдвига вправо сумматора и с первым входом младшего разр да cjTviMaTopa аргумента, второй вход которого соединен с третьим инверсным входом четвертого элемента И, управл ющим входом сдвига влево сдвигового регистра делител  и вы- ходом третьего элемента И, третий вход которого соединен с инверсным выходом старшего разр да сдвигового регистра делител . На чертеже приведена структурна  схема устройства. Устройство содержит регистр 1 частного, сумматор 2, сумматор 3 аргумента, группы элементов И пр мого 4 и инверсного 5 кода, три элеMeHfa И 6 - 8, четыре шины тактог вых сигналов 9 - 12, регистр 13 делител , информационные выходы которого через группы элементов И пр мого 4, инверсного 5 кода соединены с информационными входами сумматора 2, вход 14 сдвига влево которого подключен к шине первого тактового сигнала 9 и входу 15 сдвига влево регистра частного 1, младший разр д 16 которого через первый элемент И б подключен к инверсному выходу 17 знакового разр да сумматора 2, пр мой выход 18 которого через второй элемент И 7 подключен к управл ющему входу группы элементов И пр мого кода 4, втора  шина тактовых сигналов 10 подключена к управл ющему входу группы элементов И инверсного кода 5, треть  шина тактовых сигналов 11 соединена с входом перво о и второго элементов И б, 7, управл ющий вход третьего элемента И 8 подключен к знаковому разр ду 19 сумматора аргумента 3 , а его выход - к первому входу 20 младшего разр да сумматора аргумента 3 и входу сдвига вправо 21 сумматора 2

Устройство дополнительно снабжено элементом И 22, вход которого соединен с четвертой шиной тактовых сигналов 12, первый управл ющий вход дополнительного элемента И 22 соединен с инверсным выходом старшего разр да 23 регистра 13 делител , второй управл ющий вход соединен со знаковым разр дом 19 сумматора 3 аргумента, а выход со вторым входом младшего разр да 20 сумматора 3 аргумента, с входом 24 сдвига влево регистра 13 делител , и инверсным входом третьего элемента И 8, вход которого через линию 25 задержки соединен с четвертой шиной тактовых сигналов 12, информационный выход 26 регистра 1 частного  вл етс  выходом устройства .

Устройство работает следующим образом.

Умножа  числитель и знаменатель выражени  (1) на число, равное 2, можно записать

X2-V

(21 42

Тогда алгоритм реализации формулы (2) будет следующий.

1.Доводитс  анализ значени  аргумента - г и провер етс  возможность первого сдвига делител  на

1 разр д влево. .

Г|зи этом, если при предполагаемом сдвиге делител  не фиксирует с  переполнение и значение аргумента - г не равно нулю, то осуществл етс  левый сдвиг делител  на 1 разр д, а к аргументу - г прибавл етс  единица. Далее повтор етс  выполнение первого пункта до тех пор, пока или значение аргумента - г станет равным нулю, или будет зафиксирована невозможность левого сдвига делител , сть число повторений пункта, равно Р.

2.Осуществл етс  сдвиг делимого на fr-р разр дов вправо.

3.Реализуетс  деление сдвинутого ;вправо на -р разр дов делимого на сдвинутый влево на Р разр дов делитель У 2 .

Устройство работает следующим образом.

Дл  реализации делени делимое X направл етс  в сумматор- 2,геделитель Y - в регистр 13 делител , а аргумент г масштабного множител  в сумматор 3 аргумента. Г)и ч ем аргумент - представлен в дополнительном коде. Так, дл  машины с 32-разр дной сеткой аргумент масштабного множител  равен 5 и будет записан в виде: пр мой код - 0,0101, дополнительный код 1.1011.

ifo сигналам с шины тактовых сигналов 12 на вькоде элемента И 22 возникает единичный сигнал в том случае, если на его первый вход поступает единичный сигнал с инверс ного выхода старшего разр да 23 регистра 13 делител  и на второй.вход поступает единичный сигнал с выхода знакового разр да 19 сумматора 3 аргумента , на выходе элемента И 8

5 возникает единичный сигнал в случае, если на его вход поступает единичный сигнал с выхода знакового разр да 19 сумматора 3 аргумента, а на инверсный вход с выхода элемен0 та И 22 поступает нулевой сигнал. Единичный сигнал -с выхода элемента И 22 поступает на вход 24 сдвига влево регистра 13 делител , на второй вход младшего разр да 20 сумма5 тора 3 аргумента и на инверсный вход элемента ИЗ, Пэ этому сигналу осуществл етс  сдвиг влево на 1 разр д содержимого регистра 13 делител , прибавление единицы к соQ держимому сумматора 3 аргумента и запрет возникновени  единичного сигнала на выходе элемента И 8.

Таким образом, по сигналам с шины тактовых сигналов 12 производитс 

5 сдвиг влево содержимого регистра

13 делител  до тех пор, пока в старшем разр де 23 регистра 13 делител  не окажетс  единицы или в знаковом разр де 19 сумматора 3 аргумен0 та не окажетс  ноль. Если старший разр д делител  стал равен единице, а сумматор 3 аргумента еще не обнулилс , то на выходе элемента И 22 будет нулевой сигнал, который сов5 местно с единичным сигналом знакового разр да сумматора аргумента 3 по. приходу, тактового импульса с шины 12 будут вызывать срабатывание элемента И 8, на выходе которого будет вырабатыватьс  единичный сигнал . Единичный сигнал с выхода элемента И 8 поступает на вход сдвига вправо 21 сумматора 2 и на первый вход младшего разр да 2.0 сумматора 3 аргумента. ГЬ этому сигналу осуществл етс  сдвиг вправо на 1 разр д сумматора 2 и прибавление единицы к содержимому сумматора 3 аргумента. Сдвиг вправо содержимого сумматора 2 будет длит.ьс  до тех

0 пор, пока не обнулитс  знаковый разр д 19 сумматора 3 аргумента. Схема задержки 25 служит дл  исключени  момента срабатывани  элемента И 8 раньше по влени  сигнала на выходе

5 элемента И 22 и имеет врем  задержки, равное времени прохождени  сигнала через элемент И 22, , Пусть -необходимо реализовать при мер 2 0.0001-1 . О, 000011... тогда в регистре 13 де.лител  будет находитьс  код 0.000011..., в сумматоре 2 код 0.00011, ав сумматоре аргумента 1.1011. В этом случае по первому сигналу с шины тактовых сигналов 12 на выходе элемента И 22 возникает единичный сигнал, так как на его. первый и второй управл ющие входы поступают единичные сигналы соответственно с инверсного выхода старшего эазр да 23 и знакового разр да 19 сумматора 3 аргумента, так как в старшем разр де 23 регистра 13 де . лител  содержитс  ноль, а в знаковом разр де19 сумматора 3 аргумент единица. . По единичному сигналу с выхода элемента И 22 производитс  сдвиг влево на 1 разр д содержимого регистра 13 делител , прибавление еди ницы к содержимому сумматора 3 аргумента и осуществл етс  запрет прохождени  сигнала с шины тактовых сигналов 12 через элемент И 8. Таким образом, после поступлени  первого сигнала с шины тактовых сиг налов 12 на регистре 13 делител  будет-находитьс  код равный 0,00011.., в сумматоре 3 аргумента будет находитьс  код 1.1100, после прохождени  второго сигнала с шины тактовых сигналов 12 на регистре 13 делител  будет код, равный 0.0011. в сумматоре аргумента 1.1101, пос.пе прохождени  третьего и четвертого сигнала соответственно 0.11..: и 1.1111. Ши прохождении п того сигнала на выходе элемента .И 22 единичный сигнал не возникает, так как старший разр д 23 регистра 13 делктел  стал равен единице, а на его инверсном выходе ПОЯВИ.ЛСЯ нулевой си нал. В этом случае возникает единичный сигнал на выходе элемента И 8, так как на его управл ющий вход с выхода знакового разр да сумматора 3 аргумента поступает единичный си нал, а на инверсный вход с выхода элемента И 22 поступает нулевой сигнал. Ш этому сигналу осуществл етс  сдвиг на 1 разр д содержимого сумматора 2 вправо и прибавле единицы в младший разр д 20 сумматора 3 аргумента. В результате это го в сумматоре 2 окажетс  код, рав ный 0.00001.1..., а в сумматоре 3 аргумента - код 0,0000, Так как в знаковом разр де 19 сумматора 3 аргумента теперь находитс  код нул , то на выходе элементов И 22 и И 8 единичные сигналы при прохождении последующих сигналов с шины тактовых сигналов 12 будут отсутствова.ть, Щзи обнулении сумматора аргумента 3 начинаетс  непосредственно процесс делени . Дл  определени  п цифр частного выполн етс  п одинаковых циклов. В первом такте (тактова  шина 9 ) каждого цикла содержимое сумматора 2 и регистра 1 частного сдвигаетс  на 1 разр д влево, во втором такте (тактова  шина 10 ) из кода на сумматоре 2 вЕЛчитаетс  де.литель (содержимое регистра делител  -13), дл  чего в сумматор 2 передаетс  инверсный код делител , а в младший разр д единица. В третьем такте (тактова  цшна 11) в случае, если в знаковом разр де сумматора 2 окажетс  нуль, то в младший разр д 16 регистра 1 часгного записываетс  единица. ЕС.ПИ в знаковом разр де сумматора 2 будет единица, то в младший разр д 16 регистра 1 частного записи не производитс  и в нем сохранитс  нуль. В этом случае производитс  восстановление остатка в сумматоре 2, дл  чего в сумматор 2 передаетс  содержимое регистра 13 делител  пр мым кодом. В результате сдвига влево регистра 1 частного в первом такте каждого цикла делени  отдельные цифры регистра 1 частного , всегда направл емые в младший разр д 16, постепенно заполн ют весь регистр. В общем виде дл  максимальных оценок, когда то( ,2-n 111017. - -min среднеквадратична  ошибка делени  по известному алгоритму 2 равна ) Среднеквадратична  ошибка делени  по алгоритму предлагаемого устройства значительно меньше и может быть определена по выражению ( 2- -- , Еде Р - число левых сдвигов де.лител . Это объ сн етс  тем, что в предлагаемом устройстве у де.лимого .при правом сдвиге отсекаетс  г-р младших разр дов, а у прототипа г разр дов .

Общий вьмгрыш по точности предлагаемого устройства составл ет величину в

as к -li.jp

- .е- - . .

Из. описани  работы схемы устройства и приведенных примеров следует, что использование данного устройства позвол ет увеличить точность выполнени  операций делени  в 2 раз по сравнению с прототипом.

В общем и целом повышение точ .ности выполнени  операции делени  приведет к увеличению точности целевой задачи управлени .

Дл  реализации предлагаемого устройства не требуетс  ни новой технологии , ни новой электронной ба-зы , так как вновь введенные узлы должны быть выполнены на той же элементной базе, что и -прототип.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ С ФИКСИРОВАННОЙ ЗАПЯТОЙ, содержащее сумматор,_сдвиговый регистр частного, две группы элементов И, два элемента И, сдвиговый регистр делителя, прямые и обратные выходы которого соединены соответственно с первыми входами элементов И первой и второй групп, выходк которых соединены соответственно с входами сумматора, вход сдвига влево которого подключен к шине первого тактового сигнала и к входу сдвига влево сдвигового регистра частного, вход младшего разряда которого соединен с выходом, первого элемента И, первый вход которого подключен к инверсному выходу знакового разряда сумматора, прямой выход знакового разряда которого подключен к первому входу второго элемента И, выход которого подключен к вторым объединенным входам элементов И первой группы, вторая шина тактовых сигналов подключена к вторым объединенным входам элементов И второй группы, третья шина тактовых сигналов соединена с вторыми входами первого и второго элементов И, о т личающееся тем, что, с целью увеличения точности вычислений, в него введены третий и четвертый элементы И, сумматор аргумента, элемент задержки, причем первый вход третьего элемента И под- _с ключей к выходу знакового разряда суьвлатора аргумента и к первому входу четвертого элемента И, второй вход которого соединен с четвертой шиной тактовых сигналов и входом элемента задержки, выход которого соединен с вторым входом третьего элемента И, выход которого соединен с входом сдвига ёправо сумматора и с первым входом младшего разряда. сумматора аргумента, второй вход которого соединен с третьим инверсным входом четвертого элемента И, входом сдвига влево сдвигового регистра делителя и выходом третьего элемента И, третий вход которого соединен с инверсным выходом старшего разряда сдвигового¹ регистра делителя.

   SU .,„1059570