SU815726A1 - Цифровой интегратор - Google Patents

Description

1

Изобретение относитс  к вычислительной и информационно-измерительной технике, а также к системам автоматического управлени  и может найти применение в системах числового программного управлени , а также в измерительных и вычислительных устройствах .

Известен цифровой интегратор параллельного переноса, содержащий регистр управл ющего кода и накопительный сумматор 1.

Недостатком этого устройства  вл етс  сложность конструкции.

Наиболее близким к предлагаемому по технической сущности  вл етс  цифровой интегратор, содержащий М-разр дный регистр , выходы N младщих р зр дов которого подключены к первым N входам логического блока умножител , N-разр дный счетчик, вход которого соединен с входной щиной, а выходы - с вторыми N входами логического блока умножител  2.

Недостатком его  вл етс  больша  погрешность , вызываема  неравномерностью следовани  импульсов на выходе.

Цель изобретени  - повышение точности .

Дл  достижени  указанной цели в циф ровой интегратор, содержащий /Vl-разр дный регистр, выходы N младших разр дов которого подключены к первым входам логического блока умножител , N-разр дный J счетчик, вход которого соединен с входной шиной, а выходы - с вторыми входами логического блока умножител , введен накопительный сумматор, тактовый вход которого подключен к входной шине, вход переноса -к выходу логического блока умножител , кодовые входы - к выходам M-N старших разр дов М-разр дного регистра, а выход - к выходной шине.

На чертеже представлена функциональна  схема цифрового интегратора.

Цифровой интегратор содержит М-раз5 р дный регистр 1 управл ющего кода, Nразр дный счетчик 2, логический блок 3 умножител  и накопительный сумматор 4. Выход сумматора подключен к выходной щине.

Claims (2)

1. Выходы M-N старщих разр дов регистра 1 подключены к кодовым в.ходам накопительного сумматора 4, а N младших разр дов - к N первым входам блока 3, N других в.ходов которогоподключены к выходам счетчика 2, а выход - ко входу переноса сумматора 4, тактовый вход которого соединен с входной гииной и входом счетчика 2, а выход - с выходной шиной интегратора. При поступлении на входную шину импульсной последовательности с частотой fo на выходе блока 3 формируетс  импульс на  последовательность, частота которой зависит от кода, записанного в N младших разр дах регистра 1. Неравномерна  последовательность импульсов с выхода блока 3 делитс  сумматором и, таким образом уменьшаетс  неравномерность следовани  импульсов в выходной последователь ности. Формула изобретени  Цифровой интегратор, содержащий Мразр дный регистр, выходы N младших разр дов которого подключены к первым N входам логического блока умножител , Nразр дный счетчик, вход которого соединен с входной шиной, а выходы - с вторыми N входами логического блока умножител , отличающийс  тем, что, с целью повышени  точности, в него введен накопительный сумматор, тактовый вход которого подключен к входной шине, вход переноса - к выходу логического блока умножител , кодовые входы - к входам M-N старших разр дов М-разр дного регистра, а выход - к выходной шине, Источники информации, прин тые во внимание при экспертизе 1.Воронов А. А. и др. Цифровые аналоги в системах автоматического управлени . M--/J.. АН СССР, 1960, с. 57.
2. 2.Данчеев В. П. Цифро-частотные вычислительные устройства. М., «Энерги , 1976, с. 24 (прототип).

   Л