SU401994A1 - УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ МИНОРАНТ ДВОИЧНЫХ КОДОВ - Google Patents
УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ МИНОРАНТ ДВОИЧНЫХ КОДОВInfo
- Publication number
- SU401994A1 SU401994A1 SU1694485A SU1694485A SU401994A1 SU 401994 A1 SU401994 A1 SU 401994A1 SU 1694485 A SU1694485 A SU 1694485A SU 1694485 A SU1694485 A SU 1694485A SU 401994 A1 SU401994 A1 SU 401994A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- minorant
- code
- determination
- outputs
- binary codes
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1
Предложенное устройство относитс к области автоматики и вычислительной техники и может быть использовано при реализации технических средств дискретной автоматики ЦВМ.
Известны устройства дл определени минорант двоичных кодов, содержащие регистры , дешифраторы, схемы «И и «ИЛИ. Однако при большом числе разр дов дл реализации устройства требуютс большие затраты оборудовани .
Предложенное устройство отличаетс тем, что в нем пр мые выходы триггеров i-ых разр дов регистра (где , 2, З...п-1) св заны с первыми входами /-ых схем «И первой группы, а инверсные выходы триггеров каждого /-ГО разр да (, 2, ... п-1) св заны с первыми входами /-ых схем «И второй группы, выходы которых св заны со вторыми входами (/-1)-ых схем «И первой и второй групп. Пр мой выход триггера старшего разр да и выходы схем «И первой группы св заны с выходными шинами устройства.
Это позвол ет упростить устройство:
Блок-схема предложенного устройства представлена на чертеже. . ,
Устройство содержит регистр 1, состо щий из триггеров 2о-2„, первую группу схем «И Зо-Зп-1 и вторую группу схем «И 4-4,,i.
Схемы «И Зо-Зп-1 служат дл выдачи кода минорант. Схемы «И 4i-4n-i образуют цепь блокировок младших разр дов.
Устройство работает следующим образом.
Код числа записываетс в регистр 1. Так как код миноранты содержит единицу только в одном разр де, соответствующем первому старшему значащему разр ду исходного числа , то код миноранты представл етс числом 2- (где k - число разр дов исходного числа ). Так, если дл представлени числа используютс все п разр дов, то независимо от значений формируетс код 100... О, так как
производитс блокировка входов всех схем «И Зо-Зп-1 сигналами с выходов схем «И 4i-4n i. Если старщий значащий разр д - j-й, то на выходе схемы Зг формируетс код единицы, а на выходе остальных схем «И
3,-+1, 3;+2, Зп-1 - код нул .
Таким образом, до первого значащего старшего разр да числа по цепи передаетс сигнал разрешени формировани значащего кода миноранты. Сигнал разрешени в совокупности с первым значащим разр дом числа на соответствующей схеме «И 3 формирует сигнал единицы в коде миноранты. В остальные младшие разр ды числа поступает сигнал
формировани кодов нулей.
Предмет изобретени
Устройство дл определени минорант двоичных кодов, содержащее п-разр дный регистр , выполненный на триггерах, схемы «И, отличающеес тем, что, с целью его упрощени , пр мые выходы триггеров i-ых разр дов регистров (где , 1,2,... п-1) св заны с первыми входами /-ых схем «И первой группы , инверсные выходы триггеров /-ых разр дов (где , 2, 3, ...п-1) - с первыми входами /-ЫХ схем «И второй группы, выходы которых подключены ко вторым входам (/-1)-ых схем «И первой и второй групп, а пр мой выход триггера -го разр да и выходы схемы «И первой группы св заны с выходными шинами устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1694485A SU401994A1 (ru) | 1971-08-12 | 1971-08-12 | УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ МИНОРАНТ ДВОИЧНЫХ КОДОВ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1694485A SU401994A1 (ru) | 1971-08-12 | 1971-08-12 | УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ МИНОРАНТ ДВОИЧНЫХ КОДОВ |
Publications (1)
Publication Number | Publication Date |
---|---|
SU401994A1 true SU401994A1 (ru) | 1973-10-12 |
Family
ID=20487021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1694485A SU401994A1 (ru) | 1971-08-12 | 1971-08-12 | УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ МИНОРАНТ ДВОИЧНЫХ КОДОВ |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU401994A1 (ru) |
-
1971
- 1971-08-12 SU SU1694485A patent/SU401994A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3727037A (en) | Variable increment digital function generator | |
SU401994A1 (ru) | УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ МИНОРАНТ ДВОИЧНЫХ КОДОВ | |
US3373269A (en) | Binary to decimal conversion method and apparatus | |
US3564225A (en) | Serial binary coded decimal converter | |
GB1145661A (en) | Electronic calculators | |
US3207888A (en) | Electronic circuit for complementing binary coded decimal numbers | |
US3336468A (en) | Hamming magnitude determinator using binary threshold logic elements | |
SU370605A1 (ru) | УСТРОЙСТВО дл ВЫЧИТАНИЯ | |
SU363119A1 (ru) | Регистр сдвига | |
SU424142A1 (ru) | Устройство сравнения двух чисел в цифровом коде | |
SU525088A1 (ru) | Устройство дл сложени | |
US3018954A (en) | Error checking device employing tristable elements | |
SU391560A1 (ru) | Устройство для возведения в квадрат | |
GB1254800A (en) | Improvements in or relating to binary to decimal conversion | |
SU690477A1 (ru) | Цифровое устройство ограничени числа по модулю | |
SU450153A1 (ru) | Преобразователь код-веро тность | |
SU620972A1 (ru) | Устройство сдвига влево на р разр дов дл ( ) кодов рида-маллера | |
SU815726A1 (ru) | Цифровой интегратор | |
SU364032A1 (ru) | Устройство для исправления ошибок при итеративном кодировании | |
SU494744A1 (ru) | Преобразователь двоично-дес тичного кода в двоичный | |
SU593211A1 (ru) | Цифровое вычислительное устройство | |
SU466507A1 (ru) | Устройство дл преобразовани правильной двоично-дес тичной дроби в двоичную дробь | |
SU661548A1 (ru) | Отсчетное устройство | |
SU822174A1 (ru) | Преобразователь пр мого двоично- дЕС ТичНОгО КОдА B дОпОлНиТЕльНыйдВОичНО-дЕС ТичНый КОд | |
SU1179322A1 (ru) | Устройство дл умножени двух чисел |