SU822174A1 - Преобразователь пр мого двоично- дЕС ТичНОгО КОдА B дОпОлНиТЕльНыйдВОичНО-дЕС ТичНый КОд - Google Patents

Description

(54) ПРЕОБРАЗОВАТЕЛЬ ПРЯМОГО ДВОИЧНО-ДЕСЯТИЧНОГО КОДА В ДОПОЛНИТЕЛЬНЫЙ ДВОИЧНО-ДЕСЯТИЧНЫЙ КОД

Изобретение относитс  к автомати и цифровой вычислительной технике и может быть использовано в цифровых устройствах дл  формировани  дополнений дес тичных чисел. Известен преобразователь пр мого двоично-дес тичного кода в дополнительный двоично-дес тичный код,.содержащий дес тичный сумматор блок инверторов и два корректирующих сумматора 1 Недостаток этого преобразовател  низка  скорость преобразовани , св занна  с необходимостью прибавлени  единицы к исходному коду с последующим прибавлением дес ти к содержимому тех тетрад, где не был выработа сигнал переноса. Кроме того, относительно велик объем аппаратуры.. Наиболее близк1 м гю технической сущности и схемному решению к предл гаемому  вл етс  преобразователь пр мого двоично-дес тичного кода в дополнительный двоично-дес тичный .код, содержащий п тетрад элементов НЕ, где п - число дес тичных разр дов преобразуемого кода, входы которых  вл ютс  входами преобразовател , п суммирующих блоков, кажды из кот )рых содержит первый, второй и четвертый полусумматоры, элемент ИЛИ и два элемента НЕ, информационные входы суммирующих блоков соединены с выходами элементов НЕ соответствующих тетрад, входы второго и четвертого полусумматоров каждого суммирующего блока соединены с выходами переноса соответственно первого и третьего полусумматоров того же суммирующего блока, выходы суммы которых  вл ютс  соответственно выходами первого и третьего двоичных разр( дов каждого дес тичного разр да преобразовател , выход суммы второго полусумматора соединен с входом первого элемента НЕ и с первым входом элемента ИЛИ того же суммирующего блока, второй вход которого соединен с выходом переноса второго полусумматора того же сум-мирующего блока, а выход элемента ИЛИ соединен со вторым входом третьего полусумматора того же сум7 мирующего блока, выход суммы четвертого полусумматора соединен со входом второго элемента НЕ того же суммирующего блока 2 . Недостаток данного преобразовател  также состоит в относительно низком быстродействии и больших аппаратных затратах. Цель изобретени  - увеличение быстродействи  преобразовател  и его упрощение. Поставленна  цель достигаетс  тем что в преобразователь пр мого двоично-дес тичного кода, в дополнитель ный двоично-дес тичный код, содержащий п тетрад элементов НЕ, где п число дес тичных разр дов преобразуемого кода, входы которых  вл ютс  входами преобразовател , п суммирующих блоков, каждый из которых содержит первый, второй трет-ий и четверты полусумматоры, элемент ИЛИ и два элемента НЕ, информационные входы суммирующих блоков соединены с выходами элементов НЕ соответствующих тетрад, входы второго и четвертого полусумматоров каждого суммирующего блока соединены с выходами переноса соответственно первого и третьего полусумматоров того же суммирующего блока, выходы суммы которых  вл ютс  соответственно выходами первого и третьего двоичных разр дов каждого дес тичного разр да преобразовател  выход суммы второго полусумматора соединен с входом первого элемента и с первым входом элемента ИЛИ того же суммирующего блока, второй вход которого соединен с выходом переноса второго полусумматора того же- суммирующего блока, а выход элемента ИЛИ соединен со вторым входом треть его полусумматора того же суммирующе го блока, выход суммы четвертого полусумматора соединен со входом второго элемента НЕ того же суммирующего блока, дополнительно введен три группы из п элементов И, приче первый и второй входы элементов И первой группы соединены соответстве но с выходами первого элемента НЕ и выходом суммы четвертого полусуммат ра, соответствующего суммируюЩего блока, входы элементов И второй гру пы соответственно соединены с выходами суммы второго полусумматора, второго элемента НЕ соответствующег суммирующего блока, а выходы элемен , тов И первой и второй групп  вл ютс выходс1ми второго и четвертого двоичных разр дов соответствующего дес тичного разр да преобразовател , первый и второй входы элементов И. третьей группы соответственно соединены с выходами первого и второго элементов НЕ соответствующего сумми

Хд Х Х Х

4 3

2

0000 11111

1110

0001 1101

0010 ующего блока, выход элемента И ретьей группы i-ro ((n-l) дес ичного разр да соединен со вторым ходом первого полусумматора (i+l)-ro уммирующего блока, второй вход перого полусумматора первого суммируюего блока  вл етс  входом добавлени  диницы преобразовател . На чертеже представлена блок-схеа одного дес тичного разр да предлагаемого преобразовател . Преобразователь содержит тетраду 1 элементов НЕ, суммирующий блок 2, ыполненный на полусумматорах 3-6, элементе ИЛИ 7, элементы НЕ 8 и 9, а также элементы И 10, 11 и 12,вход 13 добавлени  единицы, выход 14 переноса в следующий старший дес тичный разр д. Входы преобразовател  соединены со входами тетрады1 элементов НЕ, выходы которой подключены ко входам суммирующего блока 2 (к первым входам полусумматоров 3-6). Второй вход полусумматора 3 соединен с входом 13 добавлени  единицы,вторые входы полусумматоров 4 и б соединены соответственно с выходами переноса полусумматоров 3 и 5, выходы которых подключены соответственно к выходам первого и третьего разр да выходного числа. Выход суммы полусумматора 4 соединен со входом элемента НЕ 8, с первым входом элемента И 11 и с первым входом элемента ИЛИ 7, второй вход которого подключен к выходу переноса полусумматора 4, а выход элемента ИЛИ 7 соединен со вторым входом полусумматора 5. Выход суммы полусумматораб соединен со входом элемента НЕ 9 и с первым входом элемента И 10, второй вход которого объединен с первым входом элемента И 12 и подключен к выходу элемента НЕ 8. Выход элемента НЕ 9 соединен со вторыми входами элементов И 11 и 12, выходы элементов И.10 и 11соединены соответственно с выходами второго и четвертого разр дов выходного числа, а выход.элемента И 12подключен к выходу 14. Преобразователь работает следующим образом. На в-ходы преобразовател  в данном i разр де поступает двоичнодес тичное число х X. 2 х х, которое может принимать значение от О до 9. На выходе тетрады элементов НЕ формируетс  инверсное значение двоично-дес тичного числа ;,x2Xjx4.

00 1

1100

0100 1011

0101 1010

I

Olio

1001

0111 1000

1000 0111

1001 Olio в зависимости от сигнала (Р) на входе 13 добавлени  единицы с помощью суммирующего блока 2 осуществл етс  суммирование инверсного значени  двоично-дес тичного числа X. либо с числом 1011 (11 хд з г либо с числом 1010 (10). В первом разр де () многоразр дного двоично-дес тичного числа, а также в любом i-ом разр де, если в предыдущих младших разр дах двоично-дес тичного числа содержатс только нули, на входе 13 добавлени  единицы должен быть сигнал логической единицы. В этом случае к инверсному значению входного числа прибавл етс  число 1011. Если входное число в данном разр де равно 0000 (0) и во всех младших разр дах входные числа равны О, то при суммировании инверсного значени  1111 с числом 1011 на выходе суммирующего блока 2 формируетс  число у равное 1010. Однако в этом случае должно формироватьс  выходное число . равное 000 поэтому на выходах второго и четвер того разр дов суммирующего блока 2 введены элементы И 10 и 11, которые позвол ют исключить формирование ло гических единиц во втором и четвертом разр дах при одновременном присутствии логических единиц в этих разр дах на выходах элементов НЕ 8 и 9.Одновременное формирование логи ческих единиц на выходе сумматора 2 кодов во втором и четвертом разр да означает, что в данном i-ом разр де и во всех младших разр дах входные числа равны О одновременно. В этом случае на выходе 14 с помощью элемента И 12 формируетс  сигнал логической единицы, который поступает на вход добавлени  единицы аналогичной схемы в i+1 разр д двоичнодес тичного числа (не показан). Если хот  бы в одном младшем разр де число не равно нулю, то на входе 13 преобразовател  имеетс  сигнал логического нул , и к инверс ному коду входного числа в данном разр де прибавл етс  число 1010. Ь этом случае на выходе 14 всегда формируетс  сигнал логического нул 

Olio

0101

0100

0011

0010

0001

Claims (2)

1.Электронна  вычислительна  машина ЕС 1050. Под ред. A.M. Ларионов М., Статистика, 1976, с. 78,

рис. 3.16.

2.Гутников B.C. Интегральна  электроника в измерительных приборах . Л., Энерги , 1974, с. 59-60 (прототип).