SU1026139A1 - Устройство дл делени п-разр дных двоично-дес тичных чисел - Google Patents
Устройство дл делени п-разр дных двоично-дес тичных чисел Download PDFInfo
- Publication number
- SU1026139A1 SU1026139A1 SU823411694A SU3411694A SU1026139A1 SU 1026139 A1 SU1026139 A1 SU 1026139A1 SU 823411694 A SU823411694 A SU 823411694A SU 3411694 A SU3411694 A SU 3411694A SU 1026139 A1 SU1026139 A1 SU 1026139A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- decimal
- bits
- inputs
- adder
- bit
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ . Н-РАЗРЯДНЫХ ДВОИЧНО-ДЕСЯТИЧНЫХ ЧИСЕЛ, содержащее вычислительный блок, 6 т л и ч а ю щ е е с тем, что, с целью упрощени устройства и повьаиени быстродействи при делении на два, оно содержит дополнительно (п-2) вычислительных блоков (п -число дес тичных разр дов), каждай из вычислительных блоков, представл ет собой комбинационный сумматор« причем каждый сумматор имеет четыре даоичных разр да, первые входы разр дов сумматоров соединены с входными ш нами соответствующих дес тичных разр дов делюлого устройств, вторые входи рервых и третьих разр дов комбинационных сумматоров соединены с шиной сигналалогического нул устройства , входы вторых и четвертых разр дов комбинационных сумматоров соединены с выходами первых разр дов сумкоэ предыдущих комбинацион ных сумматоров соответственно, вторые входы второго и четвертого разр дов ( )-го кокйинационного сумкагора соединены с первой входной шиной п-го дес тичного разр да делимого устройства, входные шины с второй по четвертую п-го дес тичного раз- § р да делимого устройства и шина логического кул устройства соединены с выхрДньвш шинами п-го дес тичного разр да частного, выходные шины кгикдого разрдда частного с первого по (п-1)-й устройства соединены с выходами разр дов суммы с второго по четвертый и выходом переноса соответ- ствующего комбинационного суналатора.
Description
Изобретение относитс к вычислительной технике и может быть исполь зовано, в частности, в системах формировани кодов, а также в специализированных вычислительных устройства
.статической обработки информации.
Известны устройства дл делени дес тичных чисел, содержащие регистры операндов, сумматоры, логические элементы, в которых очередна цифра частного вычисл етс с помощью серии вычитаний делител из положительного
.остатка до получени отрицательной разности или серии сложений делител с отрицательным остатком до получени положительной или нулевой 1 3Наиболее близким к предлагаемому вл етс устройство дл делени п-разр дных двоично-дес тичных чисел содержащее регистр делимого, регистр делител , регистр частного, блок формировани цифр частного, блок управлени и вычислитель, два управл ющих входа которого подключены к соответствующим выходам блока управлени , третий вход которого через блок формировани цифр частного подключен к первому входу регистра част- . ного, второй вход которого подключен к четвертому входу блока управлени и к управл ющему входу регистра делимого , первый выход которого подключен к первому .входу cy iмaтopa, а второй вход последнего - к первому выходу регистра делител , выход сумматора подключен к входу регистра делимого 2.
Недостатком вл ютс избыточность аппаратуры и низкое быстродействие при решении частной задачи делени п-разр дных двои 1но-дес тичных чисел на два.
Цель изобретени - упрощение устройства и повышение быстродействи при делении на два.
Поставленна цель достигаетс тем что устройство дл делени п-разр дных двоично-дес тичных чисел, содержащее вычислительный блок, содержит дополнительно (п-2) вычислительных блоков (п-число дес тичных разр дов), каждый из вычислительных блоков представл ет собой комбинационный сумматор , причем .каждый сумматор имеет четыре двоичных разр да, первые входы разр дов сумматоров соединены с входными шинами соответствующих дес тичных разр дов делимого устройства, вторые входы первых и третьих разр дов комбинационных сумматоров соединены с шиной сигнала логического нул устройства, вторые входы вторых и четвертых разр дов комбинационных сумматоров соединены с выходами первых разр дов Суммы предыдущих комбинационных суМмзторОб соответственно, BTOрые входы второго и четвертого разр дов ( п-1)-го комбинационного сумматоров соединен с первой входной шиной п-го дес тичного разр да делимого устройства, входные шины с второй по четвертую п-го дес тичного разр да делимого устройства и шина логического нул устройства соединены с выходными шинами i;-ro дес тичного разр да частного, выходные шины каждого разр да частного с первого по (п-1)-и устройства соединены с выходами разр дов суммы с второго по четвёртый и выходом переноса соответствующего комбинационного сумматора.
На чертеже изображена схема устройства дл делени п-разр дных двоично-дес тичных чисел.
Устройство содержит (п-1) четырехразр дных полных двоичных комбинаци1ОННЫХ сумматоров 1, вычислительных блоков-, шину 2 сигнала логического нул , входные шины 3 делимого, выходные шины 4 частного.
Устройство работает следующим образом .
п-разр дное дес тичное число в двоично дес тичном коде поступает на входные шины 3 делимого..Три старших разр да двоичного кода цифры п-го разр да делимого вл ютс трем младшими разр дами двоичного кода цифры п-гр разр да частного, старший разр д кода цифры п-го разр да частного рав.ен нулю. Младший разр д двоичного кода п-го разр да делимого подаетс на входы 5 и 6 сумматора 1 (п-1)-1го разр да. Если младший разр д двоичного кода п-го разр да равен нулю, то двоичный код цифры (п-1)-го разр да делимого, поступающий на входы 7-10 сумматора 1 (n-l)-ro разр да, передаетс на выходы этого сумматора без изменени , и с выходов 11-14 снимаетс двоичный код цифры (n-l)-ro разр да частного, равный половине значени цифры (п-1)-го разр да делимого. Есл младший разр д 15 двоичного кода п-го разр да делимого равен единице , то в сумматоре 1 (п-1)-го разр да происходит сложение цифры разр да делимого с цифрой дес ти (1010), и с выходов 11-14 сумматора 1 (п-1)-го разр да снимаетс двоичный код цифры (п-1)-го разр да частного , равный половине значени полученной двоичной cyMNM. Шина 2 подключена к входам 16-18 румматоров 1.
Младший разр д суммы с выход.а 15 сумматора 1 tп-1)-го разр да подаетс на входц 5 и 6 сумматора 1 (п-2)-го разр да, на входы 7-10 которого подаетс двоичный код цифры (п-2 -го разр да делимого. На выходах 11-14 сумматора 1 ( п-2)-го разр да формируетс двоичный код цифры 1( п-2)-го разр да частного, равный половине значени цифры (п-2)-го разр да делимого , если младшийч разр д суммы с выхода разр да 15 сумматора 1 ( разр да равен нулю, или равный пологвине значени полученной суммы от сложени цифры (п-2)-го разр да делимого с цифрой дес ть -tlOlO) , если младший разр д суммы с выхода разр да 15 сумматора 1(п-1)-го разр да равен единице.
Младший разр д суммы с выхода разр да 15 сумматора 1 (п-2)-го разр да подаетс на входы 5 и 6 сумматора п-3)-го разр да (не показан).
Формирование дес тичной цифры частного (п-З)-го и последующих разр дов аналогично описанному вьше формированию цифры частного (п-2 разр да. .
Первый разр д 15 выхода суммы сумматора 1 младшего разр да свидетельствует о четности делимого. Если данный разр д равен нулю, то дели-( мое - число четное и разделилось на два без остатка, если разр д равен
единице, то делимое число нечетное и к частному добавл етс 0,5.
Например, когда на входные шины 3, подаетс код трехзначного дес тичного числа 728(0111 0010 1000, на
выходных шинах 4 получаетс код
числа 364(0011 ОНО 0100 О; , а когда на входные шины 3 подаетс код числа 729(0111 0010 1001) на выходных шинах 4 получаетс код числа 364,5(OOII
ОНО 0100 1) .
Предлагаемое устройство в отличие от. известных содержи,т меньшее число элементов, так как в нем отсутствуют регистры делимого, делител и
частного, блок формировани цифр частного и блок управлени .
быстродействие устройства бпреде-, , л ё-с только собственным временем переключени двоичных полных четырехразр дных сумматоров и не зависит от алгоритма формировани цифр частного и времени переключени регистров делимого, делител , частного, блока фбрмировани цифр частного и блока управлени .
Claims (1)
- УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ . N-РАЗРЯДНЫХ ДВОИЧНО-ДЕСЯТИЧНЫХ ЧИСЕЛ, содержащее вычислительный блок, о тл и ч а ю щ е е с я тем, что, с целью упрощения устройства и повьвиения быстродействия при делении на два, оно содержит дополнительно (п-2) вычислительных блоков (п -число десятичных разрядов), каждый из вычислительных блоков, представляет собой комбинационный сумматор, причем каждый сумматор имеет четыре дво·' ичных разряда, первые входы разрядов сумматоров соединены с входными шинами соответствующих десятичных разрядов делимого устройства, вторые входы первых и третьих разрядов комбинационных сумматоров соединены с шиной сигнала'логического нуля устройства, вторые входы вторых-и четвертых разрядов комбинационных сумма' торов соединены с выходами первых разрядов суммы предыдущих комбин.ацион ных сумматоров соответственно, вторые входы второго и четвертого разрядов ( п-»1)-го комбинационного сумматора соединены с первой входной шиной ή-го десятичного разряда делимого устройства, входные шины с второй _ по четвертую η-го десятичного раз- g ряда делимого устройства и шина логического нуля устройства соединены с выходными шинами η-го десятичного разряда частного, выходные шины каждого разряда частного с первого по (п-1)-й устройства соединены с выходами разрядов суммы с второго по четвертый и выходом переноса соответствующего комбинационного сумматора.00 СО >
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU823411694A SU1026139A1 (ru) | 1982-03-24 | 1982-03-24 | Устройство дл делени п-разр дных двоично-дес тичных чисел |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU823411694A SU1026139A1 (ru) | 1982-03-24 | 1982-03-24 | Устройство дл делени п-разр дных двоично-дес тичных чисел |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1026139A1 true SU1026139A1 (ru) | 1983-06-30 |
Family
ID=21002639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU823411694A SU1026139A1 (ru) | 1982-03-24 | 1982-03-24 | Устройство дл делени п-разр дных двоично-дес тичных чисел |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1026139A1 (ru) |
-
1982
- 1982-03-24 SU SU823411694A patent/SU1026139A1/ru active
Non-Patent Citations (1)
| Title |
|---|
| 1. Карцев М. А. Арифметика цифровых машив, М., Наука, 1969, с. 524-532. 2. Патент US 3735107, кл. 235-165, опублик. 1974 (прототип). * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4168530A (en) | Multiplication circuit using column compression | |
| US3610906A (en) | Binary multiplication utilizing squaring techniques | |
| EP0018519A1 (en) | Multiplier apparatus having a carry-save/propagate adder | |
| US4238833A (en) | High-speed digital bus-organized multiplier/divider system | |
| JPS6375932A (ja) | ディジタル乗算器 | |
| US5132925A (en) | Radix-16 divider using overlapped quotient bit selection and concurrent quotient rounding and correction | |
| EP0356153B1 (en) | Radix-2**n divider method and apparatus using overlapped quotient bit selection and concurrent quotient rounding and correction | |
| JPS60163128A (ja) | 乗算回路 | |
| US3986015A (en) | Arithmetic unit for use in a digital data processor and having an improved system for parity check bit generation and error detection | |
| GB1390385A (en) | Variable length arithmetic unit | |
| US5537345A (en) | Mathematical function processor utilizing table information | |
| US20060129625A1 (en) | Low latency integer divider and integration with floating point divider and method | |
| GB2262637A (en) | Padding scheme for optimized multiplication. | |
| US3437801A (en) | Carry-borrow system | |
| US4866655A (en) | Arithmetic processor and divider using redundant signed digit | |
| US5365471A (en) | Divider for performing signed division using a redundant signed digit | |
| WO2012086073A1 (ja) | 割り算回路、およびメモリコントローラ | |
| SU1026139A1 (ru) | Устройство дл делени п-разр дных двоично-дес тичных чисел | |
| US4823300A (en) | Performing binary multiplication using minimal path algorithm | |
| US4190894A (en) | High speed parallel multiplication apparatus with single-step summand reduction | |
| US8417761B2 (en) | Direct decimal number tripling in binary coded adders | |
| EP0534760A2 (en) | High speed multiplier device | |
| US5153847A (en) | Arithmetic processor using signed digit representation of internal operands | |
| US3462589A (en) | Parallel digital arithmetic unit utilizing a signed-digit format | |
| SU1280624A1 (ru) | Устройство дл умножени чисел с плавающей зап той |