SU1376082A1 - Устройство дл умножени и делени - Google Patents

Abstract

Изобретение относитс  к вьтисли- тельной технике и может быть использовано в высокопроизйодительных системах обработки информации. Целью / изобретени   вл етс  повышение точ- . ности выполнени  операции делени . Поставленна  цель Достигаетс  тем, что в устройство дл  умножени  и делени , содержащее первый 1 и второй 2 регистры, арифметический блок 3, блок 4 управлени , сумматор 5 округлени , узел 6 делени , группу умножителей 7, сумматор 8 произведений, сумматор-вычитатель 9 и соответствующие св зи между указанными узлами и блоками, введены первьй 10 и второй 11 коммутаторы с соответствующими новыми св з ми. 3 ил. zt го 19 i (Л 00 О) о 00 ю за  

Description

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродействую- 1ЦИХ арифметических устройств.

Цель изобретени  - повышение точности выполнени  операции делени .

На фиг. 1 изображена структурна  схема устройства дл  умножени  и делени ; на фиг. 2 структурна  схема арифметического блока; на фиг. 3 - структурна  схема блока управлени .

Устройство (фиг. 1) содержит первый 1 и второй 2 регистры, арифметический блок 3, блок 4 управлени , сумматор 5 округлени , узел 6 делени ; к-разр дные умножители 7, сумматор 8 произведений, сумматор-вычита- тель 9, первый коммутатор 10, второй коммутатор 11, вход 12 старших разр - дов второго слагаемого сумматора 8 произведений, вход 13 делител  узла 6 делени , выход 14 старшего разр да сумматора 5 округлени , вход 15 слагаемого сумматора 5 округлени , вход 16 переноса сумматора 5, первый информационный вход 17 арифметического блока, тактовый вход 18 устройства, вход 19 запуска устройства, вход 20 задани  количества итераций, вход 21 режима устройства, входы 22 старших разр дов первого информационного входа с мматора-вычитател  9, второй информационный вход 23 сумматора-вычи- т.ател  9, первый выход 24 блока 4 уп равлени , вход 25 делимого узла 6 делени , выход 26 сумматора-вычитате л  9, информационные входы 27-29 коммутатора 10, выход 30 коммутатора 10, информационные входы 31-33 коммутатора 11, второй и третий выходы 34 и 35 блока 4 управлени , второ информационньш вход 36 арифметического блока 3, входы 37 младших разр дов первого информационного входа сумматора-вычитател  9, четвертый выход 38 блока 4 управлени , информа ционньй вход 39 блока 4 управлени .

Арифметический блок 3 (фиг. 2) содержит первый коммутатор 40, второй коммутатор 41, сумматор 42, элемент ИЛИ 43, третий коммутатор 44, старший разр д 45 регистра 46, элемент И 47, элемент НЕ 48, информациг онные входы 49, 50, 51, 52 коммутатора 40, выход 53 старшего разр да регистра 46, информационные входы 54 и 55 коммутатора 41, вход 56 первого слагаемого сумматора 42, выход 57

0 5 0 с 0

0

суммы сумматора 42, вход 58 второго слагаемого сумматора 42, выход 59 (k-l)-ro разр да регистра 46, выход 60 и вход 61 переноса сумматора 42.

Блок 4 управлени  (фиг. 3) содержит шифратор 62, элемент И 63, дешифратор 64, вычитающий счетчик 65.

Цифрами и буквами, около информационных шин входов/выходов узлов, блоков устройства на фиг. 1 и 2 обозначены номера разр дов.

Регистры 1, 2, 46 (фиг. 1 и 2) представл ют собой стандартные узлы, построенные на триггерах, состо ни  которых переключаютс  под действием заднего фронта импульса синхронизации , подаваемого на входы синхрош - зации триггеров.

Регистр 1 предназначен дл  временного хранени  делимого, промежуточных остатков и последнего остатка в операци х делени  или дл  хранени  старших разр дов промежуточных и окончательного произведений. Исходное состо ние регистра 1 устанавливаетс  путем занесени  (записи) кода делимого в разр ды, начина  с первого (старшего) разр да, при выполнении в устройстве операции делени  или путем записи нулевого кода (сброса), при выполнении в устройстве операции умножени  с использованием цепей первоначальной загрузки и сброса (не показаны ) .

Аналогично исходное состо ние регистра 2 при выполнении операции делени  или умножени  устанавливаетс  путем записи в регистр кода соответственно делител , начина  с нулевого разр да, или множимого, начина  с крайнего младшего разр да, т.е. код делител  выравниваетс  по левой границе разр дной сетки кода делимого в регистре, а код множимого выравниваетс  по правую границу разр дной сетки регистра 2.

Аналогично исходное состо ние регистра 46 при выполнении операции делени  или умножени  устанавливаетс  путем записи в регистр соответственно нулевого кода или кода множител , выравненного по правую границу разр дной сетки регистра 46.Регистр 2 предназначен дл  хранени  кода делител  или кода множимого.

Регистр 46 предназначен дл  хранени  формируемого кода частного и младшего разр дов кода п роизведени 

и дл  хранени  сдвинутого и сдвигаемого кода множител .

Арифметический блок 3 предназначен дл  формировани  кода частного при выполнении операции делени  и дл  формировани  младших разр дов кода произведени  параллельно с формированием сдвинутого кода множител . При формировании на выходах 35, 34 блока 4 сигналов (кода) соответственно 00 и при установке на выходе 38 блока 4 логической единицы в коммутаторе 40 осуществл етс  передача на вход 56 сумматора 42 кода с входов 51, что эквивалентно сдвигу кода, установленного на выходе (п-младших разр дов) регистра 46 на (k-1) разр дов влево (в сторону старших разр дов ) с установкой в освобождаемых разр дах логического нул  благодар  подключению этих разр дов на входе 5 к потенциалу логического нул .

При установке на выходах 35, 34 кода 10, при логической единице на выходе 38 в коммутаторе 40 осуществл етс  передача на вход 56 сумматора 42 кода с входа 52, что эквивалентно сдвигу кода, установленного на младших разр дах выхода регистра 46 на (k-m-1) разр дов влево с установкой в освобождаемых разр дах логического нул  благодар  подключению этих разр дов на входе 52 к потенциалу логического нул  (т - целое число, меньшее k).

При установке на выходах 35 и 34 кода XI, при логической единице на выходе 38 в коммутаторе 40 осуществл етс  передача транзитом кода с входа 50 на вход 56 (X - означает произвольное значение сигнала) сумматог. ра 42.

При установке на выходе 38 логического нул  в коммутаторе 40 осуществл етс  передача кода с входа 49 на вход 56 сумматора 42, что эквивалентно сдвигу на k разр дов вправо кода, установленного на младших разр дах выхода регистра 46 сдвиганием в освобождаемые разр ды слева кода, установленного на входе 36, благодар  тому, что разр ды входа 36 соединены на входе 49 с разр дами соответствующими освобождаемым разр дам.

При установке на выходе 38 логического нул  или на выходе 34 логической единицы на всех разр дах входа 58 сумматора 42 устанавливаетс 

логический ноль независимо от значени  сигнала на выходе 35.

При установке на выходе 38 логи- ческой единицы, на выходе 34 логического нул , а на выходе 35 логическо-. го нул  (логической единицы) в коммутаторе 41 осуществл етс  передача кода с входа 54 (55) на вход 58 сумма- 0 тора 42. Передача кода с входа 55 на вход 58 эквивалента сдвигу кода, установленного на входе 17 вправо на (k-m) разр дов с установкой в освобождаемых слева разр дах логичес- 5 кого нул , так как эти (освобождаемые ) разр ды на входе 55 подключены к потенциалу логического нул .

Сумматор 42 представл ет собой стандартный узел арифметического сум- 0 мировани  двоичных кодов. Логическа  единица на входе 61 формируетс  при установке логической единицы, на выходах 34 и 38 и логического нул  на входе 39. Формирование логической .: 5 единицы на выходе 60 происходит в том случае, если в последнем такте (последней итерации) формировани  кода частного на входе 61 и на всех разр дах входа 56 устанавливаетс  логичес- 0 ка  единица. Нулевой разр д 45 регистра 46 вместе с элементом ИЛИ 43 и коммутатором 44 предназначены дл  фиксировани  и сохранени  значени  целой части смешанной дроби частного. Например, при , дл  формировани  частного требуетс  восемь тактов (итераций). При этом в общем, случае неизвестно формируетс  дробь- частное с логическим нулем в целой ц части или с логической единицей вплоть до последнего дев того такта, в котором осуществл етс  корректировка частного в случае, если оно не точно. Поэтому требуетс  сохран ть значение разр да целой части дpoби-чacт{ oгo, который в седьмом такте устанавливаетс  (в результате последовательных сдвигов частного в каждом предыдущем такте на (k-1) разр дов влево) в (k-1) разр де регистра 46 и в восьмом такте благодар  передаче в коммутаторе 44 при нулевом значении на выходе 34, записываетс  в разр д 45 регистра 46. Значение кода в разр де 45 может быть как нулевым, так и единичным. В дев том такте обеспечиваетс  сохранение значени  кода в разр де 45 либо установка его единичного значени  при формировании логической единицы на выхо5

0

5

е 60 благодар  соответствующей комутации в коммутаторе 44 при логичесой единице на выходе 34.

На входе 33 устанавливаетс  код в ладших (правых) разр дах регистра 46.

Блок 3 функционирует следующим обазом .

Возможны три режима функционировани  блока 3: режим сдвига влево, ре- Ю им сдвига вправо и режим хранени .

Режим сдвига влево (РСДП) блока 3 устанавливаетс  при установке на выходах 38 и 24 логической единицы и используетс  при выполнении операции 5 делени .

При режиме РСДП в блоке 3 последовательно осуществл ютс  логические сдвиги влево кода, хранимого в регистре 46 на (k-1) разр дов при ко- 20 де 00 на выходах 35 и 34 или на (k-m-1) разр дов при коде 10 на выходах 35, 34, или на ноль разр дов при коде XI на выходах 35, 34. Параллельно с этими логическими сдвигами 25 влево осуществл етс  суммирование . сдвинутых.кодов соответственно с k- разр дным кодом с входа 17, сдвинутым логическим вправо на m разр дов кодом с входа 17 и. кодом на входе 61. При зо этом при сдвигах на ноль осуществл - етс  коррекци  сформированного кода частного и обеспечиваетс  сокращение и формирование разр да 45 целой части дроби-частного. На входе 39 формируетс  сигнал разрешени  коррекции сформированнрго частного.

Режим сдвига вправо (РСДП) блока 3 устанавливаетс  при установке на выходе 38 логического нул , а на выхо- Q де 24 - логической единицы и используетс  при выполнении операции умножени .

Дри РСДП в блоке 3 последовательна осуществл ютс  сдвиги впра- .с во |ia k разр дов кода хранимого в регистре 46 с вдвиганием в k освобожденных слева разр дов k-разр дного кода входа 36. На выходе блока последовательно устанавливаютс  k-разр д- ные коды соответствующих групп разр дов кода, хранимого в регистре 46 в исходном состо нии.

Режим хранени  (РХ) устанавливаетс  при установке на выходе 24 логического нул  и используетс  после за-- вершени  операции делени  дл  хранени  сформированного кода частного или младшей части произведени .

35

50

о

Q

с

5

0

Блок 4 управлени  предназначен дл  управлени  режимами функционировани  устройства и операци ми умножени  и делени  в- соответструющих режимах функционировани .

Блок 4 функционирует следующим образом .

Предварительно перед запуском блока 4 управлени  осуществл етс  его программирование путем занесени  (записи ) в вычитающий счетчик через вход 20 кода числа количества тактов .(итераций), необходимое дл  формировани  частного или произведени  заданной разр дности (формата) и требуемой точности.

На входе 21 устанавливаетс  код выполн емой операции и код формата данных. Например, код 00 может означать выполнение операции умножени  с произвольным форматом данных (.в пределах возможностей разр дной сетки регистров устройства) и задавать в блоке 4 режим управлени  умножением (РУМН).

Код 10 может означать выполнение операции делени  с форматом (разр дностью ) операнда-частного, равного максимум (k-1) + 1 разр дов и задавать в блоке 4 режим управлени  делением с формированием частного первого формата (РД1,Ф), где 1 - требуемое количество тактов без учета последнего корректирующего такта.

Код 11 может означать выполнение операции делени  с форматом (разр дностью ) операнда частного, равной (k-1) + l - m, где l - необходимое количество тактов без учета последнего корректирующего такта, m - количество лишних разр дов частного, которое формируетс  при генерации в устройстве последних k цифр частного за 1 тактов и задавать в блоке 4 режим управлени  делением с формированием частного второго формата (РД2Ф).

Шифратор 62 может быть реализован комбинационным либо с помощью ППЗУ согласно приведенным данным.

В исходном состо нии блока 4 (до его запуска после программировани ) на выходах 34, 35, 24 блока 4 установлен логический ноль, а на выходе 38 устанавливаетс  логический ноль, если блок 4 запрограммирован на управление выполнением операции умножени , или логическа  ед иница, если

блок 4 запрограммирован на выполнение операции делени .

Блок 4 переходит в конечное состо  ние при установке в вычитающем счет, чике 65 нулевого кода, сопровождаемо установкой логического нул  на выходе 24.

При режиме РУМН после запуска бло ка 4 путем установки логической единицы на входе 19 на выходе 24 устанавливаетс  логическа  единица, а на выходе 38 - логический нуль и удерживаютс  в течение всего времени выпол нени  операции умножени  в устройств пока не будут проинициированы в устройстве необходимое количество тактов (пока в вычитающем счетчике не установитс  нулевой код, так как при каждом такте из вычитающего счетчика в блоке 4 вычитаетс  единица). На выходах 34 и 35 устанавливаютс  логические нули.

При режиме РД1Ф после запуска блока 4 на выходах 24, 38 устанавливаетс  логическа  единица, а на выходах 34 и 35 - логический ноль. Логическа  единица на выходе 38 и логический ноль на выходе 34 удерживаютс  в те- чение всего времени выполнени  операции делени  вплоть до установки конечного состо ни .

После предпоследнего такта перед последним (корректирующим) тактом на выходе 34 блока 4 устанавливаетс  логическа  единица. Перед последним корректирующим тактом на входе 39 блока 4 возможна установка логического нул  или логической единицы Если на входе 39 устанавливаетс  логический ноль, то обеспечиваетс  сохранение установленной на выходе 24 логической единицы до установки конечного состо ни  блока. Это означает, что сформированное в регистре 46 частное неправильно и далее осуществл етс  корректировка частного и остатка .

Если на входе 39 устанавливаетс 

логическа  единица, то да инициализации (по влени  синхросигнала) последнего корректирующего такта на выходе 24 устанавливаетс  логический ноль, предотвращающий изменение состо ний регистров 1, 46 и означающий, что сформированное частное в регистре 46 и остаток в регистре 1 правильные и не требуетс  корректировка.

с

Ю з 0

5 О

.,, с

5

0

5

При режиме РД2Ф блок 4 функционирует аналогично как и в режиме РД1Ф с тем отличием, что перед двум  последними тактами, т.е. перед последним не корректирующим тактом на выходе 35 блока 4 устанавливаетс  логическа  единица, котора  удерживаетс  по крайней мере один такт (до корректирующего такта).

Сумматор 5 предназначен дл  округлени  кода старших разр дов делител  путем прибавлени  к нему логической единицы, подаваемой через вход 16. При на выходе сумматора 5 может Сформироватьс  код, имеющий количество разр дов на единицу большее, чем входной код. Это происходит в том случае, если во всех разр дах входного кода установлена логическа  единица .- В этом случае на разр дах выхода 13 формируетс  нулевой код, а на выходе 14 - логическа  единица.

Узел 6 делени  предназначен дл  делени , например, (k+1)-x разр дного двоичного числа, код которого уста- . новлен на входе 25 узла на (k+3)-x разр дное двоичное число, код которого установлен на входе 13 узла, при условии, что оно не равно нулю. В случае , если на. входе 13 установлен нулевой код,узел 6 отключаетс  (не используетс ) . Выход узла 6 содержит k старших разр дов, включа  крайний старший разр д целой части.

Умножители 7 предназначены дл  формировани  произведений двоичных цифр соответствующих групп разр дов кодов, хранимых в регистре 2, на группу цифр, код которых формируетс  на выходе коммутатора 11.

Сумматор 8 предназначен дл  суммировани  двоичных чисел, формируемых на младших разр дах последующих (спра- во налево) умножителей 7, с двоичными числами, формируемыми на старших разр дах соответствующих предыдущих умножителей с целью формировани  старшей части кода промежуточного произведени  двоичного числа, хранимого в регистре 2, на двоичное число, формируемое на выходе коммутатора 11. Младша  часть кода промежуточного произведени  формируетс  на k младших разр дах выхода крайнего правого умножител  7.

Сумматор-вычитатель 9 предназначен дл  суммировани  частичных произведений при выполнении в устройстве

операции умножени  с установкой на выходе 38 логического нул  или дл  вычитани  из делимого или промежуточного остатка, сдвинутого на соответ- ствующее количество разр дов влево, код которых устанавливаетс  на входе 23, произведени  делител  на очередную группу цифр частного, код которой устанавливаетс  на входах 22, 37 первого информационного входа сум- матора-вычитател  при выполнении в устройстве операции делени  с установкой на выходе 38 логической единицы .

Коммутатор 10 предназначен дл  передачи кода с выхода 26 сумматора- вычитател  на выход 30 со сдвигом или на (k-1) разр дов влево (через вход 27), или на () разр д влево (через вход 27), или без сдвига (через вход 28), или на k разр дов вправо (через вход 29) при установке на управл ющих выходах 38, 34, 35 кодов соответственно 100 или 101 или 11Х, или ОХХ, где X - означает произволь- ное значение сигнала. В освобождаемых разр дах при сдвигах справа или слева на выходе 30 устанавливаютс  логические пули.

Коммутатор 11 предназначен или дл  передачи k-разр дного кода с входа 32 на выход коммутатора без изменений или с маскированием (обнулением) m младших разр дов при установке на выходах 14, 34, 35, 38 кодов соответственно 001 или 0011, или дл  передачи k-разр дного кода с входа 31 на выход без сдвига без изменений младших разр дов или с маскированием (об- нулением) m младших (правых) разр дов на выходе при установке на выходах 14, 34, 35, 38 кодов соответственно 1001 или 1011, или дл  передачи кода с вх.ода 33 на выход при установке на выходах 14, 34, 35, 38 кода ХХХО, или дл  формировани  на выходе кода со значением (1,00...0) при установке на выходах 14, 34, 35, 38 кода Х1Х1.

В устройстве предусматриваютс  исходное состо ние при умножении (ИСУ), исходное состо ние при делении (ИСД), режим делени  с формированием частного первого формата (РД1Ф) режим делени  с формированием частного второго формата (РД2Ф), режим умножени  (РУМН), конечное состо ние

5

0 5 0

, Q 50

5

при делении (КОД) конечное состо ние при умножении (КСУ).

При состо нии ИСУ (ИСД) регистры 1, 2, 46 (фиг. -1, фиг. 2) устанавливаютс  в исходное состо ние дл  выполнени  операции умножени  (делени ) (см. описание регистров). При этом в регистрах и в блоке 3 задаетс  режим сранени  (РХ). Блок 4 запрограммирован на режим управлени  умножением (РУМН) при ИСУ или на режим управлени  делением с формированием частного первого (РД1Ф) или второго (РД2Ф) формата при ИСД (см. описание блока 4 ).

После запуска блока 4, устройство начинает функционировать в режиму РУМН после ИСУ или в режиме РД1Ф или РД2Ф после ИСД при программи Ьвании и, следовательно, режимах управлени  в блоке 4 соответственно РД1Ф или РД2Ф.

При запуске блока 4 и устройства в режиме РУМН в каждом такте k цифр множител  с выхода блока 3 подаютс  через коммутатор 11 на первый вход умножителей, в которых осуществл етс  умножение их на соответствующие группы цифр множимого, коды которых установлены на втором входе умножителей . Полученные произведени  суммируютс  в -сумматоре 8 с формированием старшей части кода произведени  k цифр множител  на множимое, младша  часть кода произведени  формируетс  на входе 37. В сумматоре -вычитателе 9 осуществл етс  суммирование полученного произведени  со старшей частью кода неполной суммь частичных произведений , сформированной и записанной в регистр 1 в предыдущем такте.

В первом такте в качестве старшей части кода неполной суммы частичных произведений используетс  нулевой код, установленный в регистре 1 при установке исходного состо ни . Старша  часть кода суммы (неполной) частичных произведений-, сформированна  на выходе 26, через вход 29 коммутатора 10 записываетс  в регистр 1.

При этом в крайний правьй разр д регистра 1 записываетс  (п-1)-й разр д кода с выхода 26. Т.е. осуществл етс  по существу сдвиг в коммутаторе 10 кода сформированного на выходе 26. Младша  часть (k цифр) сформированной суммы частичных произведений через вход блока 3 вдвигаетс  в

качестве k старших цифр младшей час- ти произведени , формируемой в блоке 3 в регистре 46 путем последовательного вдвигани  слева по k цифр, сфор- мированных в каждом предьщущем такте при сдвиге,на k разр дов вправо всех предьщущих цифр. Параллельно в блоке 3 осуществл етс  сдвиг вправо кода множител  и использованна  цифра множител  выдвигаетс  (тер етс ), а вмес- |то нее пододвигаетс  очередна  цифра множител , код которой формируетс  на выходе блока 3.

В следующем такте описанные опера|ции повтор ютс .

Необходимое количество такто В|Про- граммируетс  в блоке 4 и равно j г ,

где 1 - количество разр дов множител  1.п.

После последнего такта устанавливаетс  состо ние КСУ устройства, при котором регистры устройства перевод тс  в режим хранени , из которого они могут быть выведены только внешней системой путем установки исходного состо ни  и последующего запуска блока 4. При этом в младших разр дах регистра 1 хранитс  Старша  часть, а в старших разр дах регистра 46 блока 3 (кроме нулевого разр да) - младша  часть кода произведени . При запуске блока 4 и устройства в режиме РД1Ф (РД2Ф) в каждом такте в узле 6 осуществл етс  деление чис- ла кода старших разр дов входа 25 делимого на округленное число кода старших разр дов входа 13 делител , если -этот код не .нулевой, и передача Сформированного кода (k цифр) частного с входа 32 на выход коммутатора 11. Если код на входе 13  вл етс  нулевьм, то осуществл етс  передача кода с входа 31 на выход со сдвигам (логическим) вправо на один разр д. С помощью умножителей 7 и сумматора 8 на входах 22, 37 сумматора-вычитате- л  9 формируетс  произведение k хщфр частного на делитель, код которого хранитс  в регистре 2. При этом предполагаетс , что делитель нормапизо-.- ван так, что в нулевом разр де регистра 2 установлена логическа  единица . Цифры частного, код которых формируетс  на выходе контактора 11, представл ют дробь. Старший разр д кода на выходе коммутатора 11 кодирует целую часть дроби, а дл  кода.

д

5

0

5

5

сформированного в первом такте, кодирует целую часть всего частного. Младшие разр ды кода на выходе коммутатора 11 представл ют собой (k-1) цифр

очередной группы цифр частного. При этом старша  цифра (разр д целой части ) из k цифр, формируемых в каждом последующем такте, имеет вес младшей цифры из (k-1) цифр частного, сформированных в предыдущем такте.

На входах 22, 37 всегда формиру-. етс  n+(k-1) цифр произведени , так что в нулевом разр де выхода 22 всег-. да фсфмируетс  нулевой код благодар  подключению разр дов входа 12 к нулевому потенциалу и благодар  невозможности таких комбинаций значений (кодов ) цифр частного на выходе коммутатора 11 и цифр старшей (левой) группы разр дов делител , в результате перемножени  которых бы в крайнем старшем разр де крайнего левого умножител  формировалась, логическа  единица и в старших разр дах, кроме крайнего старшего разр да крайнего левого умножител , формировалс  единичный код.

В сумматоре-вычитателе 9 осуществл етс  вычитание из сдвинутого на () разр дов влево остатка, код которого был сформирован, сдвинут и запомнен в регистре 1 в предьщущем такте , произведени , код которого сформирован на входах 22, 37 сумматора- вычитател  9. Сформированный код остатка на выходе 26 сдвигаетс  в коммутаторе 10 влево (через вход 27) на (k-1) разр дов и запоминаетс  в регистре 1. Параллельно сформированный код неполного частного в регистре 46 блока 3 сдвигаетс  на (k-1) разр дов влево и суммируетс  с кодом цифр частного, сформированном на входе 17.

В следующем такте указанные опера ции повтор ютс .

Требуемое количество тактов программируетс  в блоке 4 и равно

Jk-TLЭто выражение определ ет количество формирующих тактов,т.е. тактов , в которых формируютс  цифры частного , после которых инициализируетс  дополнительный корректирующий такт, в котором на вых.Оде коммутатора 1 1 (см. описание коммутатора 11 и 4 блока 4) формируетс  код со значением

С /с 1) 2 , который умножаетс  на код делител  , .что эквивалентно транзитной

передаче кода делител  на разр ды (1/п) первого информационного входа сумматора-вычитател  9, в котором осуществл етс  вычитание кода дели- тел  из кода остатка, сформированного , сдвинутого на (k-1) разр дов влево и записанного в разр ды (1/п) регистра 1 в последнем формирующем такте.

Если полученна  разность  вл етс  отрицательным числом, то на входе 39 установитс  логическа  единица, под действием которой в блоке 4 на выходе 24 установитс  нулевой код, пере- вод щий регистр 1 и регистр 46 в режим хранени  до инициализации корректирующего такта, обеспечив сохранение кода остатка в регистре 1 и кода частного в регистре 46 блока 3, которые  вл ютс  правильными и не требуют корректировки.

Если полученна  разность  вл етс  положительным или равным нулю числом, то на входе 39 сумматора-вычитател  устанавливаетс  логический ноль, который не вли ет на состо ни  выходов блока 4, а в блоке 3 обеспечивает формирование логической единицы на входе переноса 61 (фиг, 2) суммато- ра 42.

В результате сформированньй код частрого в регистре 46 суммируетс  с единицей -(см, описание блока 3) и в регистр 46 (в старшие разр ды) за- писываетс  код точного частного. Код, сформированный в корректирующем такте рассматриваемого случа  на выходе 26 сумматора-вычитател  9 записываетс  (без сдвига - через вход 28 комму- татора 10) в регистр 1 и представл ет собой код точного остатка, сдвинутого на Iпт (™ разр дов влево J к I L

до первого (включительно) разр да регистра 1. Режим РД1Ф отличаетс  от режима РД2Ф последним фррмирукмдим тактом. Режим РД1Ф устанавливаетс ,

когда , где п1 1г-тГ-(k-D-n.

В последнем формирующем такте при режиме РД2Ф на выходе коммутатора 11 формируетс  код последней группы цифр частного, в котором маскируютс  (обнул ютс ) m младших разр дов (цифр), В блоке 3 сформированный код (в регистре 46) неполного частного сдвигаетс  логически влево на (k-m-1 разр дов, а код цифр частного на вхо

Q

5

0

5

де 17 сдвигаетс  логически вправо на m разр дов. Сдвинутые таким образом коды суммируютс , и полученньй код суммы (частного) (выравненный по правую границу разр дной сетки) записываетс  в регистр 46,

Полученный код остатка (на выходе 26) сдвигаетс  логически влево в коммутаторе 10 (через вход 27) на (k-m-1) разр д и записываетс  в регистр 1, Следующим инициализируетс  корректирующий такт.

После последнего (корректирующего) такта при режимах РД1Ф или РД2Ф устанавливаетс  состо ние кед устройства.

Предлагаемое устройство позвол ет выполн ть операции делени  с операндами различных форматов и использует стандартный узел делени  вместо нестандартного шифратора цифр,

Claims (1)

1. Формула изобретени 

   Устройство дл  умножени  и делени , содержащее первый и второй регистры , арифметический блок, блок управлени , сумматор округлени , узел

   делени , г Г k-разр дных умножителей

   (п - максимальна  разр дность сомножител  или делител , х - ближайшее целое число, большее числа х, 2 : k п/2), сумматор произведений, сумма- тор-вычитатель, причем вход делител  узла делени  соединен с выходами разр дов , кроме старшего, сумматора округлени , вход переноса которого соединен с входом единичного потенциала устройства, тактовый вход, вход запуска и вход задани  количества итераций , которые соединены соответственно с тактовым входом, с входом запуска и с входом задани  длительности операции блока управлени , тактовый вход которого соединен с входами синхронизации первого, второго регистров и арифметического блока, выходы старших разр дов второго регистра соединены с входом слагаемого сумматора округлени , первый информационньш вход арифметического блока соединен с входами первых сомножителей умножителей с первого по ;-|-й, входы

   вторых сомножителей которых соединены соответственно с выходами разр дов второго регистра, выходы старших разр дов умножителей с первого по

   тсоединены соответственно с входами разр дов первого слагаемого суммато- ра произведений, выходы младших разр дов умножителей, кроме младшего, соединены соответственно с входами разр дов, кроме старших, второго слагаемого сумматора произведений, вход старших разр дов второго слагаемого которого соединен с вх.рдом нулевого потенциала устройства, выход сумматора произведений соединен с входами старших разр дов первого информацион ного входа сумматора-вычитател , второй информационный вход которого соединен с выходом первого регистра, вход разрешени  приема которого соединен с входом разрешени  работы арифметического блока и с первым выходом блока управлени , выход старших разр дов первого регистра соединен с входом делимого узла делени , второй выход блока управлени  соеди- нен с первым входом вида операции арифметического.блока, отличаю- щ е е е с   тем, что, с целью повышени  точности выполнени  операции . делени , оно содержит первый и вто- рой коммутаторы, причем выход сумматора-вычитател  соединен со сдвигом на (k-1) разр д в сторону старших, без сдвига и со сдвигом на k разр дов в сторону младших соответственно с первым, вторым и третьим информационными входами первого коммутатора, выход которого соединен с информаци- .онньш входом первого регистра, выходы старших разр дов, кроме крайнего.

   - jg 20 25 - зо

   35

   которого соединены с первым информационным входом второго коммутатора, второй и третий информационные входы которого соединены соответственно с выходом узла делени  и с выходом арифметического блока, первый информационный вход которого соединен с выходом второго коммутатора, первый управл ющий вход которого соединен с выходом старшего разр да сумматора округлени , второй управл ющий вход второго коммутатора соединен с первым управл ющим входом первого коммутатора и с вторым выходом блока уп- равлени , третий выход которого соединен с вторым управл ющим входом первого коммутатора, с третьим управл ющим входом второго коммутатора и с вторым входом вида операции арифметического блока, второй информационный вход которого соединен с выходами k младших разр дов сумматора-вычитател , входы младших разр дов первого информационного входа которого соединены с выходами младших разр дов младшего умножител , четвертый выход блока управлени  соединен с третьим управл ющим входом первого коммутатора , с четвертым управл ющим входом второго коммутатора, с управл ющим входом сумматора-вычитател  и с третьим входом вида операции арифметичес- кого блока, вход переноса которого соединен с информационным входом блока управлени  и с выходом старшего разр да сумматора-вычитетел , вход режима устройства соединен с входом вида операции блока управлени .

   139

   a-(ii-i)

   18