SU1429110A1 - Устройство дл делени - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть применено в быстродействующих вычислительных устройствах дл  вьтолнени  операции делени  чисел. Целью изобретени   вл етс  повышение быстродействи  устройства. Устройство дл  делени  содержит два регистра 1,2 остатка , регистр 3 делител , сумматор 4 .частного, три коммутатора 5,6,7, два вычитател  8,12, регистр 9 старших разр дов делител , сумматор 10.. принудительного округлени  делител , узел 11 вычислени  обратной величины, блок 14 умножени , блок 15 управлени  и элемент И 13. Цель достигаетс  за счет введени  в устройство второго регистра остатка, второго вычитател , § элемента И и соответствующей системы св зи. 4 ил.

Description

4

СО

Изобретение относитс  к вычислительной технике и может быть применено в быстродействующих вычислительных устройствах дл  выполнени  операции делени  чисел.

Цель изобретени  - повышение быстродействи  устройства за счет сокращени  длительности такта формировани  k цифр частного.

На фнг.1 приведена структурна  схема устройства дл  делени  на фиг,2- функциональна  схема сумматора частного i на фиг.З - функциональна  схема блока управлени ; на фиг„4 - микро- программа работы устройства.

Устройство лп  делени  содержит (фиг„1) первый регистр 1 остаткаг второй регистр 2 остатка, регистр 3 делител , сумматор 4 частного, первый коммутатор 5, второй коммутатор 6, третий коммутатор 7, первьй пычита- тель 85 регистр 9 старших разр дов делител , сумматор 10 принудительного

округлени  делител , узел 11 вычислени  обратной величины, второй вы- читатель 12, элемент И 13 блок 14 умножени , блок 15 управлени , вход 16 данных устройствав вход 17 синхронизации устройства, вход 18 логической епини:цы устройства, выход 19 частного устройства, выходы 20 разр дов регистра 1, ВЬЕХОДЫ 21 разр дов регистра 2, выходы 22 старших {разр дов регистра 1, выходы 23 старших разр дов регистра 2 выходы 24 разр дов регистра 9s выходы 25 сумматора 10, выходы 26 узла 11, выходы 27 младших разр дов вычитател  12, выход 28 старшего разр да вычитател  12, выход 29 элемента И 13, выходы 30 коммутатора 7 (вьрсоды 30 п ти старших разр дов, выходы 30 (k-1) младших разр дов)р выходы 31 вычитател  8, выходы 32 коммутатора Sj выходы 33 коммутатора 65 выходы 34 раз р дов 3 регистра, выходы 35 блока 14, выходы 36 сумматора 4 выходы 37-43 блока 15 управлени .

Сумматор 4 (фиг,2) содержит регистр 44 и комбинационный сумматор 4

Блок 15 управлени  () содержит счетчик 46 и пам ть 47 микрокоманд .

Информационные входы регистра 9 старших разр дов делител  и информа- ционные входы первой группы первого и второго коммутаторов 5 и 6 соеди-- нены с входом 16 данных УСТРОЙСТВЕ-,

0

,.

5

0

5

0

0

5

информационные, входы второй группы первого коммутатора 5 соединены с выходами 31 первого вычитател  В, выходы 32 первого коммутатора 5 соединены с информационными входами первого регистра 1 остатка, выходы 20 разр дов которого соединены с входами уменьшаемого первого вычитател  8, входы вычитаемого которого соединены с выходами 21 разр дов второго регистра 2 остатка, выходы 24 регистра 9 старших разр дов делител  соединены с входами сз мматора 10 принудительного округлени  делител , вход переноса которого соединен с входом 18 логической единицы устройства, выходы 25 сумматора 10 принудительного округлени  делител  соединены с входами узла 11 вычислени  обратной величины , выходы 26 которого соединены с информационными входами первой группы третьего коммутатора 7, выходы 22 старших разр дов первого регистра 1 остатка соединены с входами уменьшаемого второго вычитател  12, входы вычитаемого которого соединены с вы- ходами 23 старших разр дов второго регистра 2 остатка, вход заема второго вычитател  12 соединен с входом 18 логической единицы устройства, выходы 27 младших разр дов второго вычитател  12 соединены с информационными входа - ми второй группы третьего коммутатора 7, выход 28 старшего разр да второго вычитател  12 соединен с инверсным входом элемента И 13, выход 29 которого соединен с вторым управл ющим входом третьего коммутатора 7, выходы 30 которого соединены с входами младших разр дов сумматора 4 частного и с входами второй группы блока 14 умножени , выходы 35 которого  вл ютс  выходом 19 частного устройства н соединены с информационными входами второй группы второго коммутатора 65 ВЫХОДЫ 30 сумматора 4 частного соединены с информационными входами третьей группы второго коммутатора 6, выходы 33 которого соединены с информационными входами регистра 3 делителЯ( выходы 34 разр дов которого соединены с входами первой группы блока 14 умножени , синхровхо- ды первого и второго регистров 1 и 2 остатка, регистра 3 делител , регистра 9 старших разр дов делител , сумматора 4 частного и блока 15 управлени  объединены и соединены с входом

31429110

17 синхронизации устройства, первый численной по значению (k+3) принуди- выход 37 блока 15 управлени  соединен тельно округленных разр дов делител . с первым управл ющим входом первого На последнем такте собственно деле- коммутатора 5 и с входами установки ни  в регистр 3 делител  записываетс  в нуль второго регистра 2 остатка и - (m(k-1)-t-5) разр дов промежуточного сумматора 4 частного, второй выход значени  частного (т - число тактов 38 блока 15 управлени  соединен с собственно делени ), образованного, вторым управл ющим входом первого на выходах 36 сумматора 4 частного, коммутатора 5, с пр мым входом эле- Q Предполагаетс  что регистры 1-3 ре- мента И 13 и с входами разрещени  за- ализованы на основе двухтактных син- писи второго регистра 2 остатка и хронных DV-триггеров. Запись информа- сумматора 4 частного, третий и чет- ции в регистры 1-3 производитс  по вертый выходы 39 и 40 блока 15 управ- синхроимпульсу при наличии разрешаю- лени  соединены с входами разрешени  щего потенциала на их V-входах. Кро- записи первого регистра 1 остатка и ме этого, второй регистр 2 остатка регистра 3 делител  соответственно, в начале делени  обнул етс  путем по- п тый вьпсод 41 блока 15 управлени  дачи импульса с входа 17 синхрониза- соединен с входом разрешени  записи ции устройства на его синхровходы регистра 9 старших разр дов делител , 2о разрешающего потенциала с первого вы- шестой выход 42 блока 15 управлени  хода 37 блока 15 управлени  на вход соединен с первым управл ющим входом разрешени  установки в нуль второго третьего коммутатора 7, седьмой выход регистра 2 остатка. 43 блока 15 управлени   вл етс  выхо- Сумматор 4 частного предназначен дом сигнализации окончани  делени  25 Д- хранени  промежуточного значени  устройства, выходы 38, 41 и 42 соеди- частного. Он участвует при выполне- нены с управл ющими входами коммута- нии делени  в процессе формировани  тора 6.промежуточного значени  частного. ПоРассмотрим функциональное назна- еле завершени  собственно делени  об- чение и реализацию основных узлов и разованное в нем промежуточное зна- блоков предлагаемого устройства дл  чение частного наступает с выходов 36 делени . на информационные входы третьей групПервый регистр 1 остатка (n+k+7)- пы второго коммутатора 6 и эаписыва- разр дньй, из которых два разр да рас- етс  в регистр 3 делител . Сумматор положены слева от зап той и (n+k-f5) - 4 частного содержит (фиг.2) регистр справа от зап той. В исходном состо - 35 Д4 и комбинационный двоичный сумма- нити в .этом регистре хранитс  п-раз- тор 45. Предполагаетс , что регистр р дный двоичный код делимого без зна- 44 реализован на двухтактных синхронна , а в процессе делени  в него за- ных DV-триггерах с возможностью их письгоаетс  значение предьщущего ос- обнулени  Перед выполнением в уст- татка в однор дном коде. Второй ре- ройстве собственно делени .сумматор гистр 2 остатка также содержит (n+k+ 4 частного обнул етс  путем подачи +7) разр дов, из которых два располо- с входа 17 синхронизации устройства жены слева от зап той, а остальные - . . импульса на синхровход регистра 44 и справа. В исходном состо нии этот ре- разрешающего потенциала с первого гистр обнулен, а в процессе делени  5 дохода 37 блока 15 управлени  на вход в него записываетс  значение произве- установки в нуль регистра 44. В про- дени , сформированного на выходах 35 цессе собственно делени  в сумматоре блока 14 умножени . Регистр 3 дели 4 частногц осуществл етс  прибавление тел  (n+k+1)-разр дный, причем все к значению п ти младших разр дов со- разр ды расположены справа от зап - 50 держимого регистра 44, которое пода- той. В регистре 3 делител  в исходном етс  на входы сумматора 45 со сдвигом состо нии хранитс  п-разр дный двоич- влево (в сторону старших разр дов) на ный код делител  без знака, прижатый (k-1) разр дов, значени  п ти старших к левой границе регистра 3, а к нача- разр дов, поступающих с выходов 30 лу собственно делени  в него записы- 55 третьего коммутатора 7 на входы млад- ваетс  (n+k+1) разр дов произведени  ших разр дов сумматора 4 частного по , п-разр дного делител  на (k+2) стар- .входам 30. Младшие (k-1) разр дов с ших разр дов обратной величины, вы- выходов 30л третьего коммутатора 7 по

5U

входам 30 непосредственно поступают на информационные входы младших разр дов регистра 44 а Получившийс  на выходах комбинационного сумматора 45 результат записываетс  без сдвига в соответствующие старшие разр ды регистра 44, На последнем такте собственно делени  получившийс  на выхода сзтф атора 45 результат вместе со зна чением на входах 30 записываетс  соответствующим образом в регистр 3 де лител . На последнем такте собственно делени  возможна sam-icb результата с выходов сз мматора 45 в регистр 44, Однако при этом потребуетс  дополнительный такт дл  перезаписи содержимого регистра 44 в регистр 3 де лител  Запись информации в регистр 44 производитс  синхроимпульсом при наличии разрешающего потенциала на входе разрешени  записИд которьм подключен к второму вькоду 38 блока 15 управлени ,

С помощью первого коммутатора 5 осуществл етс  передача на информационные входы первого регистра 1 остатка либо делимого с входа 16 данных устройствад когда на первом выхо де-37 блока 15 управлени  формирз ет с  сигнал логической единицы, либо значени  произведени э образованного на выходах 35 блока 14 у гножени , когда на втором выходе 38 блока 15 управлени  формируетс  сигнал логической единицы. Первьй ком - утатор 5 может быть ре. шизован на элемента 2И--2ИШ,

С помощью второго коммутатора б осуществл етс  передача на информационные входы регистра 3 делител  либо делител  с входа 16 даннь х устройства , -когдЪ на п том выходе 41 блока 15 управлени  форг-шруетс  с: г- нал логической единицыg либо значени произведени , образованного на выходах 35 блока 1Л умножени 5 когда на шестом выходе 42 блока 15 управлений формируетс  сигнал логической единицы , либо промежуточного значени  частного9 образованного на выходах 36 суь-матора 4 частного, когда на. втором выходе 38 блока 15 управлени  формируетс  сигнал логической единицы ,, Второй ко 1мутатор 5 может быть реализован на элементах 2H-3HJffl,

С помощью третьего коммута/гора 7 осуществл етс  передача на его входы 30 либо значени  старших (k+2) раз р 

5

5

91

,Q

0

0

5

106

дов обратной величины от принудительного округленного значени  старших разр дов делител , образовавшего на выходах 26 узла 11, вычисление обратной величины, когда на шестом выходе 42 блока 15 управлени  формируетс  сигнал логической единицы, либо значени  однор дного кода (k+4) старших разр дов остатка, поступающего с выходов 27 младших разр дов остатка, поступающего с выходов 27 младших разр дов второго вычитател  12, когда на выходе 29 элемента И 13 формируетс  сигнал логической единицы. Третий коммутатор 7 может быть реализован на элементах 2И-2ИЛИ,

С помощью первого вычитател  8 производитс  вычитание из значени  предьщущего остатка, поступающего на входы уменьшаемого первого вычитател  8 с выходов 20 первого регистра 1 остатка , значени  произведени , поступающего на входы вычитаемого первого вычитани  8с выходов 21 второго регистра 2 остатка, в результате чего и форм фуетс  текущий остаток в однор дном коде. Первьй вычитатель 8 комбинационного типа - с ускоренным распространением займа. Он может быть заменен быстродействующим сумматором, если информацио, поступающую на его вход вычитаемого, проинвертировать, а на вход переноса сз мматора подать сигнал логической единицы.

Формирование цифр частного и татка на каждом такте работы предполагаемого устройства дл  делени  производитс  следующим образомо Пусть делимое х и делитель у есть положительные нормализованные двошшые дроби , т.е. :1 . Это справедливо только на первом делени , В дальнейшем же, когда в роли делимого выступают, промежуточные остатки , возможно нарушение нормализации делимого как влево, так и вправо. Пусть х значение старших (k+4) разр дов делимого (остатка) х, у - значение старших (k+3) разр дов делител  У;, у - значение принудительно округленных старших (k+3) разр дов делител 5 с - значение обратной величины от принудительно округленных старших (k+3) разр дов делител  (с 1/(У(+2 З ) , с - значение старших (k+2) разр дов обратной величины, X -Р - значение усеченного остатка, по.лученного приведением к однор дно7

му коду старших разр дов двухр дного кода остатка, где , если в старших разр дах остатка х при приведении его к однопол рному коду придет заем из младших разр дов, и ( если не придет, Р - величина, на которую отличаетс  значение усеченного остатка, полученного приведением к однор дному коду старших разр дов д двухр дного кода остатка и принудительно уменьшенное на единицу младшего разр да во втором вычитателе 12, от значени  старших разр дов остатка, получаемого приведением к однор дному коду всех разр дов двухр дного кода остатка в первом вычитателе 8. На подготовительном этапе делени  формируетс  произведение делител  у на значение старших (k+2) разр дов об- JQ ратной величины c,(,). При выполнении собственно делени  следующий остаток вычисл етс  по формуле х x-W X,. Параллельно с вычислением остатка в сумматоре 4 частного про- 25 изводитс  накапливание промежуточного значени  частного х ,  вл ющегос  суютой всех (Xj-Р), полученных на каждом такте работы устройства и свину- тых относительно друг друга Ha(k-l) разр дов. После выполнени  собственно делени  .значение х зт-(ножаетс  на значение с. Старшие п разр дов этого произведени  и  вл ютс  значением частного Z.

В устройстве не формируетс  произ- 35 ведение на каждом такте работы, а производитс  накапливание промежуточного значени  частного как суммы значений (), полученных на каждом такте работы устройства, которое ум- ножаетс  на значение с после вьтол- нени  собственно делени . Абсолютна  погрешность конечного результата будет меньше либо равна единице младше- го разр да с весом .

Регистр 9 старших разр дов делител  (k+3) разр дный и предназначен дл  хранени  у, старглнх (k+3) разр дов делител  у без знака. Предполагаетс , что регистр 9 старших разр дов 50 делител  реализован на основе двухтактных синхронных DV-триггеров. Запись информации в регистр производитс  по синхроимпульсу при наличии разрешающего потенциала на его V-входах.55

Сумматор 10 принудительного округлени  делител   вл етс  комбинационной схемой. В нем осуществл етс  при30

91

д JQ 25 35

50 55

30

10-8

нудительное округление значени  старших (k+3) разр дов делител  у путем .прибавлени  единицы в его младший разр д, поступающий на вход переноса сумматора 10 принудительного округлени  делител  через вход 18 логической единицы устройства (т.е. в сумматоре 10 вычисл етс  значение + ). На выходах 25 сумматора 10 образуетс  значение старших разр дов делител , увеличенное на единицу раз- р да. Этим самым устран етс  возможность получени  на выходе 19 частного устройства частного с избытком.

Уз-ел 11 вычислени  обратной величины производит вычисление значени  старших (k+2) разр дов обратной величины с от принудительно округленного значени  старших разр дов делител , поступающего на входы узла 11с выходов 25 сумматора 10 принудительного определени  делител . На выходах 26 узла 11 вычислени  обратной величины формируетс  значение старших (k+2) разр дов обратной величины принудительно округленного усеченного делител . Узел 11 вычислени  обратной величины может быть реализован любым из известных методов. В данном случае предполагаетс  его реализаци  совместно с сумматором 10 принуди тельного округлени  делител  на ПЗУ.

Второй вычитатель 12 комбинационного типа осуществл ет преобразование (k+5) старших разр дов двухр дного кода остатка, хранимого в регистрах 1 и 2 остатка, в однор дный код (два разр да слева от зап той и(k+3) разр да справа от зап той). При этом во втором вычитателе 12 осуществл етс  принудительное уменьшение значени  усеченного остатка на единицу младшего разр да, поступающего на вход займа второго вычитател  через вход 18 логической единицы устройства, и формируетс  значение х,-Р. На выходах

27младших разр дов второго вычитател  12 образуетс  однопол рный код (k+4) старших разр дов остатка (один разр д слева от зап той и (k+3) разр да справа от зап той), а на выходе

28старшего разр да второго вычитател  12 образуетс  старший разр д остатка . Так как в устройстве при формировании частного используютс  старшие разр ды остатка, полученные при приведении на втором вычитателе 12

к однор дному коду старших разр дов

91

двухр дного кода остатка и принудительно уменьшенные, на единицу младшего разр да, то становитс  возможным образование неправильного значени  частного. Так, если значение старших разр дов приведенного остатка, полученного на выходах 31 первого вычи- тател  8, равно нулю, то при формировании однор дного кода старших разр дов остатка путем приведени  к однор дному коду старших разр дов двухр дного кода остатка и принудительного уменьшени  на единицу младшего разр да, возможно получение значени  разности на выходах 27 младших разр дов вычитател  12 меньшего чем нуль на единицу младшего разр да, т.е. значени  1, 1 ... 1. Но в этом случае на выходе 28 старшего разр да второго вьиитател  12 формируетс  единица , а в случае, если значение старших разр дов приведенного остатка, полученного на выходах 31 первого вычитател  8, не равно нулю, на выходе 28 старшего разр да второго вычитател  12 формируетс  логический нуль. Дл  исключени  возможности получени  в первом случае неверного значени  частнЪго в устройстве предусмотрена блокировка (формирование значени  старших разр дов остатка равного нулю). Это производитс  путем подачи на инверсный вход элемента И 13 единичного сигнала с выхода 28 старшего разр да второго вычитател  12, В этом случае на выходе 29 элемента И 13, не зависимо от значени  сигнала на его пр мом , формируетс  сигнал логического нул , который запрещает прохождение значение с информационных входов второй группы третьего коммутатора 7 на его выходы 30 (формируетс  .значение 0,0,с„ 0). В случае, когда на инверсный вход элемента И 13 подаетс  сигнал логического нул  с выхода 28 старшег разр да второго вычитател  12, а на пр мой вход элемента И 13 подаетс  сигнал логической единицы с второго выхода 38 блока 15 управлени , значе ние старших разр дов остатка с информационных входов второй группы третьего коммутатора 7 поступает на его выходы 30.

Блок 14 з множени  производит ум ножение содержимого регистра 3 делител  на значение величины, сформир,о- ванной на выходах 30 третьего комму

0

5

0

5

9

0

5

0

5

0

5

татора 1, На его выходах 35 образуетс  произведение в однор дном коде. Блок 14 умножени  комбинационного типа может быть разработан хорошо известными методами и средствами.

Блок 15 управлени  координирует работу узлов и блоков устройства при выполнении в нем операции делени  чисел. Он может быть реализован самыми различными методами и средствами. На фиг.З в качестве примера приведена реализаци  блока 15 на основе счетчика 46 и пам ти 47 микрокоманд. Счетчик 46 накапливающего типа предназначен дл  естественной адресации микрокоманд. Вход счета счетчика 46 соединен с входом 17 синхронизации устройства. В качестве пам ти 47 микрокоманд может быть применена быстродействующа  посто нна  пам ть емкостью (М+3)х75 где . В самом

начале работы устройства счетчик 46 устанавливаетс  в некоторое исходное состо ние, например в нуль (на фиг.З цепь установки счетчика 46 в исходное состо ние не показана). Микропрограмма работы устройства представлена на фиг,4.

Устройство дл  делени  работает следующим образом.

Пусть на вход 16 данного устройства уже поступил п-разр дный двоичный код делител  у (здесь предполагаетс , что делимое х и делитель у - правильные нормализованные положительные дроби), а счетчик 46 блока 15 управлени  установлен в исходное нулевое состо ние. По содержимому счетчика 46, которое служит адресом обращени  к пам ти 47 микрокоманд блока 15, из пам ти 47 микрокоманд считываетс  микрокоманда 1, которой соответствуют управл ющие сигналы Y 40 и Y 41 (фиг,4)в В результате этого соответственно на четвертом и п том входах 40 и 41 блока 15 управлени  устанавливаютс  зфовни логической единицы. Под действием этих управл ющих сигналов второй коммутатор 6 пропускает на информационные входы регистра 3 делител  делитель у с входа 16 данных устройства, а регистр 3 делител  и. регистр 9 старших разр дов делител  подготовлены к приему информации, так как на их входах разрешени  записи, присутствуют потенциалы логической единицы. С приходом первого импульса

II14

на вход 17 синхронизации устройства производитс  запись двоичного кода делител  у в регистр 3 делител  и двоичного кода старших разр дов делител  у в регистр 9 старших разр дов делител , а также установка счетчика 46 блока 15 управлени  в состо ние 1. С момента окончани  синхроимпульса заканчиваетс  первый такт ра- боты устройства.

Во втором такте работы устройства из пам ти 47 микрокоманд считываетс  микрокоманда 2, которой соответствуют управл ющие сигналы Y 37, Y 39, Y 40 Y 42 (фиг.4). В результате этого со ответственно на первом, третьем, четвертом и шестом выходах 37, 39, 40 и 42 блока 15 управлени  устанавливаютс  уровни логической единицы. Под действием этих управл ющих сигналов первый коммутатор 5 пропускает на информационные входы регистра 1 делимое ,х с входа 16 данных устройства, первый регистр . 1 остатка подготовлен к приему информации, третий коммутатор 7 пропускает, на входы второй группы блока 14 умножени  значение старших разр дов обратной величины с., сформированной на выходах 26 узла 11 вычислени  обратной величины по значению принудительно округленных в сумматоре 10 принудительного округлени  делител  старших разр дов делител  у , хран щихс  в регистре 9 старших разр дов делител . На выходах 35 бло- ка 14 умножени  формируетс  произведение п-разр дного делител  у на значение с (.у). Под действием управл ющего сигнала с выхода 42 блока 15 управлени  второй коммутатор 6 пропускает на информационные входы регистра 3 делител  значение этого произведени  w с выходов 35 блока 14 умножени . Под действием управл ющего .сигнала с выхода 40 блока 15 управлени  регистр 3 делител  подготовлен к приему информации. Кроме этого, сумматор 4 частного и второй регистр 2 остатка настроены на обнуление. С приходом второго импульса на вход 17 синхронизации устройства производитс  запись двоичных кодов делимого х и произведени  w в регистры соответственно 1 и 3, а также обнуление сумматора 4 частного, второго регистра 2 остатка и установка счетчика 46 блока 15 управлени  в состо ние 2. С момента окончани  действи  второго

г 0 5 5 0 5

0

101 2

.импульса на входе 17 синхронизации устройства заканчиваетс  второй такт и вместе с ним подготовительный этап работы устройства и начинаетс  собственно деление, в процессе которого в течение m тактов формируетс  (m(k-l)-i- +5) двоичных цифр промежуточного значени  частного.

В первом такте собственно делени  из пам ти 47 микрокоманд считьгоаетс  микрокоманда Зр которой, соответствуют управл ющие сигналы Y 38, Y 39 и соответственно на втором и третьем выходах 38 и 39 блока 15 управлени  устанавливаютс  уровни логической единицы. Под действием этих управл ющих сигналов первьй коммутатор 5 пропускает на информационные входы первого регистра 1 остатка результат с вьосодов 31 вычитател  8, первый и второй регистры 1 и 2 остатка и сумматор 4 частного подготовлены к приему информации. Если сигнал на выходе 28 старшего разр да второго вычитател  12 соответствует уровню логического нул , то, так как на пр мом выходе элемента И 13 присутствует единичный сигнал с выхода 38 блока 15 управлени , третий коммутатор 7 пропускает на входы второй группы блока 14 умножени  значение старших разр дов остатка х.,-Р с выходов 27 младших разр дов второго вычитател  12. Если сигнал на выходе 28 старшего разр да второго вычитател  12 соответствует уровню логической единицы , то третий коммутатор 7 формирует на входах второй группы блока 14 ум ножени  значение, равное нулю. Это позвол ет произвести в предлагаемом устройстве следующие вычислени . На выходах 35 блока 14 умножени  формируетс  произведение величины , хран щейс  в регистре 3 делител  и пЪступающей на входы первой группы блока 14 умножени  с выходов 34 разр дов регистров 3 делител , на значение старших разр дов остатка (х,-Р), поступающих на входы второй группы блока 14 и формируемых во втором читателе 12 по значению старших разр дов двухр дного кода остатка и поступающих на входы уменьшаемого и вычитаемого второго вычитател  с выходов 22 и 23 старших разр дов соответственно регистров 1 и 2 остатка, При этом во втором вычитателе 12 производитс  принудительное уменьшение

13

I значени  старших.разр дов остатка I на единицу младшего разр да Врезуль тате этого на выходах 35 блока 14 ум I ножени  образуетс  значение () : ху-с. Следующий остаток х формиру- I етс  в двухр дном коде (в виде двух чисел), первое - предыдущий остаток ; X, формируемый в однор дном коде на j выходах 31 первого вьг4итател  8, втоI рое - произведение ()-у.С|, фор- I мируемое на выходах 35 блока 14 ум- I ножени . Значение текущего остатка I X и произведение ()-у-С| посту- I пает соответственно на информацион- I ные входы второй группы первого ком I мутатора 5 и информационные входы I второго регистра 2 остатка со сдви- I гом на (k-1) разр дов в сторону его I старших разр дов. Параллельно с работой блока 1Д умножени  и первого вычитател  8 значение старших разр дов остатка поступает на информационные входы младших разр дов сумматора 4 частного с выходов 30 тре- тьего коммутатора 7 и подсуммируютс  к младшим разр дам содержимого сумматора 4 частного, сдвигутому на (k-1) разр дов в сторону его старших разр дов (на первом такте собственно делени  в устройстве сумматор частного 4 обнулен), В результате в регистре 44 сумматора 4 частного накапливаетс  промежуточное значение частного х , как сумма (х ,-Р) полученных на каждом такте собственно делени  и сдви- нутых относительно друг друга на (k-1) разр дово С приходом третьего импульса на вход 17 синхронизации устройства в первый регистр 1 остатка запи сьшаетс  значение предьдущего остат- ка, сформированное на выходах 31 первого вычитател  В, во второй регистр 2 остатка записываетс  значение произведени  (xj,-P)-у-с 5 сформированное на выходах 35 блока 14 умножени , в регистр 44 сумматора 4 частного заноситс  результат сумматора 45 вместе со значением величины на шине 30, а счетчик 46 блока 15 управлени  устанавливаетс  в состо ние 3. На этом третий такт работы устройства заканчиваетс ,

Аналогичныим образом устройство работает и в других тактах собственно делени . Отметим только, что на последнем такте собственно делени  (микрокоманда на фиг.4) значение накопленной суммы х с выходов 36

15

20

- ю 25 . 35 45 50

55

2911014

сумматора 4 частного поступает на информационные входы третьей группы второго коммутатора 6, который под действием управл ющего сигнала с выхода 38 блока 15 управлени  пропускает значение х на информационные входы регистра 3 делител . Регистр 3 делител  под действием управл кщего сигнала с выхода 40 блока 15 управлени  подготовлен к приему информации. С приходом импульса с входа 17 синхронизации устройства промежуточное значение частного х с выходов 36 сумматора 4 частного записьгоаетс  в регистр 3 делител , а счетчик 46 блока 15 управлени  устанавливаетс  в состо ние т+2.

На последнем (т+3) такте делени  из пам ти 47 микрокоманд считываетс  микрокоманда m-4-З, которой соответствуют управл ющие сигналы Y 42, Y 43 и соответственно на шестом и седь- , мом выходах 42 и 43 блока 15 управлени  устанавливаютс  уровни логической единицы. Под действием этик управл ющих сигналов третий коммутатор 7 пропускает на входы второй группы блока 14 умножени  значение старших разр дов обратной величины с о На выходах 35 блока 14 зт ножени  формируетс  произведение х с, старшие п разр дов которого  вл ютс  значением частного Z и поступают на выход 19 частного устройства. При этом уровень логической единицы, установленньй на седьмом выходе 43 блока 15 управлени , сигнализирует об окончании операции делени  в устройстве.

Claims (1)

1. Формула изобретени 

   I

   Устройство дл  делени , содержащее первый регистр остатка, регистр делител , сумматор частного, первый, второй и третий коммутаторы, первый вычитатель, регистр старших, разр дов делител , сумматор принудительного округлени  делител , узел вычислени  обратной величины, блок умножени  и блок- управлени , причем информационные входы регистра старших разр дов делител  и информационные входы первой группы первого и второго коммутаторов соединены с входом данных устройства, информационные входы второй группы первого коммутатора сое - динень с, выходами первого вычитател , выходы первого коммутатора соединены

   30

   5142

   с информационными входами первого регистра остатка, выходы разр дов которого соединены с входами уменьшаемого первого вьгчитател , выходы блока умножени   вл ютс  выходом частного устройства и соединены с информационными входами второй группы второго коммутатора, информационные входы третьей группы которого соединены с выходами сумматора частного, выходы второго коммутатора соединены с информационными входами регистра делител , выходы разр дов которого соединены с входами первой группы блока умножени , выходы разр дов регистра старших разр дов делител  соединены с входами сумматора принудительного округлени  делител , вход переноса

   которого соединен с входом логичес-г

   кой единицы устройства, выходы разр дов сумматора принудительного округлени  делител  соединены с входами узла вычислени  обратной величины, выходы которого соединены с информа- ционными входами первой группы третьего коммутатора, синхровходы первого регистр а остатка, регистра делител , регистра старших разр дов делител , сумматора частного и блока управлени  соединены с входом синхрони зации устройства, первьй выход блока управлени  соединен с первым управл ющим входом первого коммутатора и с входом установки в О сумматора частного, второй выход блока управлеНИН соединен с вторым управл ющим входом первого кoм fyтaтopa, с первым управл к цим входом второго коммутатора и с входом разрешени  записи сумматора частного, третий и четвер- тый выходы блока управлени  соединены с входами разрешени  записи первого регистра остатка и регистра делител  соответственно, п тый выход блока управлени  соединен с входом

   л

   5

   0

   , 5 5

   101 6

   разрешени  записи регистра старших разр дов делител  и с вторым управл ющим входом второго коммутатора, шестой выход блока управлени  соединен с третьим управл ющим входом второго коммутатора и с первым управл ющим входом третьего коммутатора, седьмой выход блока управлени   вл етс  выходом сигнализации окончани  делени  устройства, отличающеес  тем, что, с целью повыщени  быстродействи , устройство содержит второй регистр остатка, второй вычитатель и элемент И, причем выходы блока . умножени  соединены с информационными входами второго регистра остатка, выходы разр дов которого соединены с входами вычитаемого первого вычита- тел , выходы старших разр дов первого регистра остатка соединены с входами уменьшаемого второго вычитател , входы вычитаемого которого соединены с выходами старших разр дов второго регистра остатка, вход заема второго вычитател  соединен с входом логической единицы устройства, выходы младших разр дов второго вычитател  соединены с информационными входами второй группы третьего коммутатора, второй управл ющий вход которого соединен с выходом элемента И, инверсный вход которого соединен с выходом старшего разр да второго вычитател , а пр мой вход с вторым выходом блока управлени , выходы третьего коммутатора соединены с входами второй группы блока умножени  и с входами младших разр дов сумматора.частного, входы установки в О и разрешени  записи второго регистра остатка соединены с входами установки в О и разрешени  записи сумматора частного соответственно, синхровход второго регистра остатка соединен с входом синхронизации устройства.

   Л да J5 «3

   f,m-f moffmS