SU1541598A1

SU1541598A1 - Устройство дл делени

Info

Publication number: SU1541598A1
Application number: SU884422205A
Authority: SU
Inventors: Александр Геннадьевич Батюков; Александр Антонович Шостак
Original assignee: Предприятие П/Я М-5339
Priority date: 1988-05-06
Filing date: 1988-05-06
Publication date: 1990-02-07

Abstract

Изобретение относитс к области вычислительной техники и может быть применено в быстродействующих вычислительных устройствах дл выполнени операции делени чисел. Целью изобретени вл етс повышение быстродействи устройства. Устройство содержит два регистра 1, 2 остатка, регистр 3 делител , сумматор 4 частного, три коммутатора 5-7, два вычитател 11 -12, регистр 8 старших разр дов делител , сумматор 9 принудительного округлени делител , узел 10 вычислени обратной величины, блок 14 умножени , блок 17 управлени и элемент И 16. Новым вл етс введение сумматора 15 и третьего вычитател 13, которые позвол ют сократить длительность такта работы за счет исключени времени формировани произведени в однор дном коде. 2 ил.

Description

ва, когда на выходе 44 блока 17 управ- (k+40 разр дов обратной величины;

лени формируетс сигнал логической 1, либо значени поразр дных разностей двухр дного кода остатка, образованного на выходах 40 вычитател

(х,-р) значение усеченного остат

полученного приведением к однор дн коду старших разр дов двухр дного да остатка, где , если в старши

(k+40 разр дов обратной величины;

(х,-р) значение усеченного остатка,

полученного приведением к однор дному коду старших разр дов двухр дного кода остатка, где , если в старшие

25

30

35

40

к однор дному коду придет заем из

o-fk- i младших разр дов, и , если

не придет; р - величина, на которую отличаетс значение усеченного остатка , полученного приведением к однор д ному коду старших разр дов двухр дного кода остатка и принудительно уменьшенна на единицу младшего разр да в вычитателе 12, от значени старших разр дов остатка, получаемого приведением к однор дному коду всех разр дов двухр дного кода остатка в вычитателе 11. На подготовительном этапе делени формируетс произведение делител у на значение старших (k+2) разр дов обратной величины w у-с(. При выполнении собственно делени следующий остаток вычисл етс

13, когда на выходе 45 блока 17 управ- 20 разр ды остатка х при приведении его лени формируетс сигнал логической

II 4 II I .

С помощью коммутатора 6 осуществл етс передача на информационные входы регистра 3 делител , либо делител с входа 18 данных устройства, когда на выходе 48 блока 17 управлени формируетс сигнал логической 1, либо значени суммы, образован- ной на выходах 42 сумматора 15, KOI- да на выходе 49 блока 17 управлени формируетс сигнал логической 1, либо промежуточного значени частного , образованного на выходах 43 сумматора 4 частного, .когда на выходе 45 блока 17 управлени формируетс сигнал логической 1.

С помощью коммутатора 7 осуществл етс передача на его выходы 33 либо значени старших (k+2) разр дов обратной величины от принудительно округленного значени старших (k+З) разр дов делител , образованного на выходах 29 узла 10, когда на выходе 49 блока 17 управлени формируетс сигнал логической 1, либо значени однор дного кода (k+4) старших разр дов остатка, поступающего с выходов 30 младших разр дов вычитател 12, когда на выходе элемента И 16 формируетс сигнал логической 1.

Формирование цифр частного и остатка на каждом такте работы устройства дл делени производитс следующим образом. Пусть делимое х и делитель у есть положительные нормализованные двоичные дроби, т.е. и 1/2 /. у - 1.

х( . Параллельно

45

50

55

по формуле х х - w с вычислением остатка в сумматоре 4 частного производитс накапливание промежуточного значени частного х, вл ющегос суммой всех ( р), полученных на каждом такте работы устройства и сдвинутых один относительно другого на (k-1) разр дов. После выполнени собственно делени значение х умножаетс на значение с(. Старшие n-р азр дов этого произведени и вл ютс значением частного z.

Регистр 8 старших разр дов делител (k+З)-разр дный и предназначен дл хранени у (старших (k+З) разр дов делител у без знака). Запись информации в регистр производитс по синхроимпульсу при наличии разрешающего потенциала.

Сумматор 9 принудительного округлени делител вл етс комбинацион

к однор дному коду придет заем из

o-fk- i младших разр дов, и , если

не придет; р - величина, на которую отличаетс значение усеченного остатка , полученного приведением к однор дному коду старших разр дов двухр дного кода остатка и принудительно уменьшенна на единицу младшего разр да в вычитателе 12, от значени старших разр дов остатка, получаемого приведением к однор дному коду всех разр дов двухр дного кода остатка в вычитателе 11. На подготовительном этапе делени формируетс произведение делител у на значение старших (k+2) разр дов обратной величины w у-с(. При выполнении собственно делени следующий остаток вычисл етс

разр ды остатка х при приведении его

0

х( . Параллельно

5

0

5

Сумматор 9 принудительного округлени делител вл етс комбинационной схемой. В нем осуществл етс принудительное округление значени старших (k+J) разр дов делител у, путем прибавлени единицы в его младший разр д, поступающей на вход переноса сумматора 9 принудительного округлени делител через вход 20 логической 1 устройства (т.е. в сумматоре 9 вычисл етс значение ). На выходах 28 сумматора

9образуетс значение старших разр дов делител , увеличенное на единицу младшего разр да. Этим самым устран етс возможность получени на выходе 21 частного устройства частного с избытком. Узел 10 вычислени обратной величины производит вычисление значени старших (k+2)- разр дов обратной величины с, от принудительно округленного значени старших разр дов делител , поступающего на входы узла

10с выходов 28 сумматора 9 принудительного округлени делител . На выходах 29 узла 10 вычислени обратной в-еличины формируетс значение старших (k+2) разр дов обратной величины принудительно округленного усеченного делител . В данном случае предполагаетс реализаци узла 10 совместно с сумматором 9 принудительного округлени делител на ПЗУ.

С помощью вычитател 11 производитс вычитание из значени поразр дных разностей двухр дного кода остатка, поступающих на входы уменьшаемого вычитател 11 с выходов 23 разр дов первого регистра 1 остатка, значений поразр дных заемов двухр дного кода остатка, поступающих на входы вычитаемого вычитател 11 с выходов 24 разр дов второго регистра 2 остатка, в результате чего и формируетс текущий остаток в однор дном коде, который поступает на выход 34 вычитател 11, а на последнем такте работы устройства остаток от делени поступает и на выход 22 остатка устройства. Вычитатель 11 комбинационного типа с ускоренным распространением заема может быть заменен быстродействующим сумматором, если информацию, поступающую на его входы вычитаемого, проинвертировать, а на вход переноса сумматора подать сигнал логической 1.

Вычитатель 12 комбинационного тип ос уществл ет преобразование (k+5)

0

5

0

5

0

5

0

5

0

5

старших разр дов двухр дного кода остатка , хран щегос в регистрах 1 и 2 остатка, в однор дный код (два разр да слева от зап той и (k+3)-ro разр да справа от зап той). При этом в вы- читателе 12 осуществл етс принудительное уменьшение значени усеченного остатка на единицу младшего разр да , поступающую на вход заема вычитател 12 через вход 20 логической единицы устройства, в результате чего формируетс значение . На выходах

30младших разр дов вычитател 12 образуетс однор дный код (k+4) старших разр дов остатка (один разр д слева от зап той и (k+3)-ro разр да справа от зап той), а на выходе 31 старшего разр да вычитател 12 образуетс старший разр д остатка. Так как в устройстве при формировании частного используютс старшие разр ды остатка, полученные при приведении

на вычитателе 12 к однор дному коду старших разр дов двухр дного кода остатка и принудительно уменьшенные на единицу младшего разр да, становитс возможным образование неправильного значени частного.

Так, если значение старших разр дов приведенного отстатка, полученного на выходах 34 вычитател 11, равно нулю, то при формировании однор дного кода старших разр дов остатка путем приведени к однор дному коду старших разр дов двухр дного кода остатка, принудительно уменьшенных на единицу младшего разр да, возможно получение зна чени разности на выходах 30 младших разр дов вычитател 12, меньшего, чем нуль, на единицу младшего разр да, т.е. значени 1, 1 ... 1. Но в этом случае на выходе 31 старшего разр да вычитател 12 формируетс единица, а в случае, если значение старших разр дов приведенного остатка, полученного на выходах 34 вычитател 11, не равно нулю, на выходе 31 старшего разр да вычитател 12 формируетс логический О. Дл исключени возможности получени в первом случае неверного значени частного в устройстве предусмотрена блокировка (формирование значени старших разр дов остатка х, -р, равного нулю). Это производитс путем подачи на инверсный вход элемента И 16 единичного сигнала с выхода

31старшего разр да вычитател 12.

915

В этом случае на выходе 32 элемента И 16, независимо от значени сигнала на его пр мом входе, формируетс сигнал логического О, который запре- щает прохождение значени х,-р с информационных входов второй группы коммутатора 7 на его выходы 33 (фор- , мируетс значение О, О ... 0). В случае когда на инверсный вход элемента И 16 подаетс сигнал логического О с выхода 31 старшего разр да вычита- тел 12, а на пр мой вход элемента И 16 подаетс сигнал логической 1 с выхода 45 блока 17 управлени , значение разр дов остатка () с информационных входов второй группы коммутатора 7 поступает на его выходы 33.

В вычитателе 13 осуществл етс вычитание из , сформированного в однор дном коде на выходах 34 вычитател 11, произведени , образованного в двухр дном коде на выходах 38 и 39 первой и второй групп блока 14 умножени . Результат этого вычитани вл етс очередным остатком и получаетс на выходах 40 и 41 первой и второй групп вычитател 13 в двухр дном коде. Вычитатель 13 комбинационного типа и выполнен по принципу запоминани заема.

Блок 14 умножени производит умножение содержимого регистра 3 делител на значение величины, сформированной н выходах 33 третьего коммутатора 7. На его выходах 38 и 39 первой и второй групп образуетс произведение в двухр дном коде (в виде двух чисел). Блок 14 умножени - комбинационного типа.

Сумматор 15 комбинационного типа с ускоренным распространением переноса осуществл ет приведение двухр дного кода произведени , поступающего на зходы первого и второго слагаемых сумматора 15 с выходов 38 и 39 первой и второй групп блока 14 умножени соответственно к однор дному коду. Однор дный код произведени с выходов 42 сумматора поступает на информационные входы третьей группы коммутатора 6, а на последнем такте работы устройства однор дный код произведени вл етс частным, которое поступает на выход 21 частного устройства .

Блок 17 управлени координирует работу узлов и блоков устройства при

598Ю

выполнении в нем операции делени чисел. Микропрограмма работы устройства представлена на фиг, 2.

Устройство дл делени работает следующим образом.

Пусть на вход 18 данных устройства уже поступил n-разр дный двоичный код делител у (делимое х и делитель

Q у - правильные нормализованные положительные дроби). Под действием.управл ющих сигналов с выходов 47 и 48 блока 17 управлени коммутатор 6 пропускает на информационные входы ре5 гис-тра 3 делител делитель у с входа 18 данных устройства, а регистр 3 делител и регистр 8 старших разр дов делител подготовлены к приему информации , так как на их входах разреше0 ни записи присутствуют потенциалы логической 1. С приходом первого импульса на вход 19 синхронизации устройства производитс запись двоичного кода делител у в регистр 3 дели5 тел и двоичного кода старших разр дов делител у в регистр 8 старших разр дов делител . С момента окончани синхроимпульса заканчиваетс пер- вый такт работы устройства.

0 Во втором такте работы устройства под действием управл ющих сигналов с выходов 44, 46, 47 и 49 блока 17 управлени коммутатор 5 пропускает на на информационные входы первого регистра 1 остатка делимое х с входа 18 данных устройства, первый регистр 1 остатка подготовлен к приему информации , третий коммутатор 7 пропускает на входы первой группы блока 14 умножени значение старших разр дов обратной величины с , сформированное на выходах 29 узла 10 вычислени обратной величины по значению принудительно округленных в сумматоре 9 принудительного округлени делител старших разр дов делител у( . хран щихс в регистре 8 старших разр дов делител . На выходах 38 и 39 первой и второй групп блока 14 умножени формируетс произведение

Q n-разр дного делител у на значение с, (w сд-у) в двухр дном коде, которое приводитс к однор дному коду с помощью сумматора 15. Под действием управл ющего сигнала с выхода 49 блока 17 управлени коммутатор 6 пропус« кает на информационные входы регистра 3 делител значение этого произведени w в однор дном коде с выходов 42 сумматора 15. Под действием управл ю5

0

5

П15

щего сигнала с выхода 47 блока 17 управлени регистр 3 делител подготовлен к приему информации. Кроме этого, сумматор 4 частного и второй регистр 2 остатка настроены на обну ление. С приходом второго импульса на вход 17 синхронизации устройства производитс запись двоичных кодов делимого х и произведени w в регистры соответственно 1 и 3, а также обнуление сумматора 4 частного и второг регистра 2 остатка. С момента окончани действи второго импульса на входе 19 синхронизации устройства заканчиваетс второй такт и вместе с ним подготовительный этап работы устройства и начинаетс собственно деление, в процессе которого в течение m тактов формируетс m(k-1)+5l двоичных цифр промежуточного значени частного.

В первом такте собственно делени под действием управл ющих сигналов с выходов 45 и 46 блока 17 управлени коммутатор 5 пропускает на информационные входы первого регистра 1 остатка значение поразр дных разностей с выходов 40 первой группы вычитател 13, первый 1 и второй 2 регистры остатка и сумматор 4 частного подготовлены к приему информации. Если сигнал на выходе 31 старшего разр да вычи- та.тел 12 соответствует уровню логического О, то, так как на пр мом входе элемента И 16 присутствует единичный сигнал с выхода 45 блока 17 управлени , коммутатор 7 пропускает на входы первой группы блока 14 умножени значение разр дов остатка ix,-p с выходов 30 младших разр дов вычитател 12. Если же сигнал на выходе 31 старшего разр да вычитател 12 соответствует уровню логической 1, то коммутатор 7 формирует на выходах 33 значение, равное нулю. Это позвол ет произвести в устройстве следуюшле вычислени . На выходах 38 и 39 первой и второй групп блока 14 умножени формируетс в двухр дном коде произведение, величины w у-с, , хран щейс в регистре 3 делител и поступающей на входы второй группы блока 14 умножени с выходов 37 разр дов регистра 3 делител , на значение разр дов остатка (), поступающих на входы первой группы блока 14 умножени , формируемых в вычита- теле 12 по значению старших разр дов

59812

двухр дного кода остатка, поступающего на входы уменьшаемого и вычитаемого вычитател 12 с выходов 25 и 26 старших разр дов соответственно первого 1 и второго 2 регистров остатка .

При этом в вычитателе 12 производитс принудительное уменьшение значени старших разр дов остатка на единицу младшего разр да. В результате этого на выходах 38 и 39 блока 14 умножени образуетс значение (x,-p).yic,, в двухр дном коде. Одно5 временно с этим на выходах 34 вычитател 11 формируетс значение предыдущего остатка в однор дном коде по значению поразр дных разностей и поразр дных заемов, хран щихс соот0 ветственно в первом 1 и втором 2 регистрах остатка и поступающих на входы уменьшаемого и вычитаемого вычитател 11 с выходов 23 и 24 разр дов первого 1 и второго 2 регистров

5 остатка. Значение текущего остатка в двухр дном коде формируетс в вычитателе 13 по значению предыдущего остатка х в однор дном коде, поступающему на входы уменьшаемого вычитате0 л 13 с выходов 34 вычитател 11, и значению произведени (х -р)-У С, в двухр дном коде, поступающему на входы вычитаемого первой и второй групп вычитател 13 с выходов 38 и 39 первой и второй групп блока 14 умножени соответственно.

Значение текущего остатка х - (х,-р)«У С в двухр дном коде поступает с выходов 40 и 41 первой и второй групп вычитател 13 со сдвигом на (k-1) разр дов в сторону старших разр дов на информационные входы второй группы первого коммутатора 5 и информационные входы второго рес гистра 2 остатка соответственно. Параллельно с работой блока 14 умножени и вычитател 13 значение старших разр дов остатка (xt-p) поступает на информационные входы младших разр дов

0 сумматора 4 частного с выходов 33 коммутатора 7 и подсуммируетс к младшим разр дам его старших разр дов (на первом такте собственно делени в устройстве сумматор 4 частного обнулен ). В результате в сумматоре 4 частного накапливаетс промежуточное значение частного х, как сумма (х,-р) полученных на каждом такте собственно делени и сдвинутых один относи5

0

5

1315

тельно другого на (k-1)разр дов. С приходом третьего импульса на вход 19 синхронизации в первый регистр 1 остатка записываетс значение поразр дных разностей, сформированное на выходах 40 первой группы вычитател 13, во второй регистр 2 остатка записываетс значение поразр дных заемов, сформированное на выходах 41 второй группы вычитател 13, в сумматоре 4 накапливаетс промежуточное значение частного. На этом третий такт работы устройства заканчиваетс .

Аналогичным образом устройство работает и в других тактах собственно делени , однако на последнем такте собственно делени (микрокоманда т+2 на фиг. 2) значение накопленной суммы х с выходов 43 сумматора 4 частного поступает на информационные входы второй группы коммутатора 6, который под действием управл ющего сигнала с выхода 45 блока 17 управлени пропускает значение х на информационные входы регистра 3 делител . Регистр 3 делител под действием управл ющего сигнала с выхода 47 блока 17 управлени подготовлен к приему информации . С приходом импульса с входа 19 синхронизации устройства промежуточное значение частного х с выходов 43 сумматора 4 частного записываетс в регистр 3 делител .

На последнем (пН-З)-м такте делени под действием управл ющих сигналов с выходов 49 и 50 блока 17 управлени коммутатор 7 пропускает на входы первой группы блока 14 умножени значение старших разр дов обратной величины с . На выходах 42 сумматора 15 формируетс однор дный код произведени х;/ с , старшие n-разр дов которого вл ютс значением частного z и поступают на выход 21 частного устройства, а на выходах 34 вычитател 11 формируетс однор дный код остатка от делени , который поступает на выход 22 остатка устройства. При этом уровень логической 1, установленный на вьЬсоде 50 блока 17 управлени , сигнализирует об окончании операции делени в устройстве.

Claims

Формула изобретени

Устройство дл делени , содержащее два регистра остатка, регистр делител , сумматор частного, три коммута-

10

15

159814

(тора, первый и второй вычитатели, регистр старших разр дов делител , сумматор принудительного округлени делител , узел вычислени обратной

5 величины, элемент И, блок умножени и блок управлени , причем вход данных устройства соединен с информационными входами первой группы первого и второго коммутаторов и информационными входами регистра старших разр дов делител , выходы разр дов которого соединены с входами сумматора принудительного округлени делител , вход пер.еноса которого соединен с входом логической единицы устройства, а выходы - с входами узла вычислени обратной величины, выходы которого соединены с информационными входами пер20 вой группы третьего коммутатора, информационные входы второй группы которого соединены с выходами младших разр дов первого вычитател , выход старшего разр да которого соединен с

25 инверсным входом элемента И, выход которого соединен с первым управл ющим входом третьего коммутатора, выходы которого соединены с входами младших разр дов сумматора частного

OQ и входами первой группы блока умножени , входы второй группы которого соединены с выходами разр дов регистра-делител , информационные входы которого соединены с выходами второго коммутатора, информационные входы второй группы которого Соединены с выходами сумматора частного, синхро- вход которого соединен с синхровхо- дами устройства, регистров делител , старших разр дов делител и первого и второго регистров остатка, выходы разр дов которых соединены соответственно с входами уменьшаемого и вычитаемого второго вычитател , а выходы старших разр дов крторых - соответственно с входами уменьшаемого и вычитаемого первого вычитател , вход, заема которого соединен с входом логической единицы устройства, выходы

35

40

45

первого коммутатора соединены с информационными входами первого регистра остатка, первый выход блока управлени соединен с первым управл ющим входом первого коммутатора и входами установки в О второго регистра остатка и сумматора частного, вход записи которого соединен с пр мым входом элемента И, вторым выходом блокаi управлени , вторым управл ющим входом

1515

первого коммутатора, входом записи второго регистра остатка и первым управл ющим входом второго коммутатора , второй управл ющий вход которого соединен с входом записи регистра старших разр дов делител и третьим выходом блока управлени , четвертый и п тый выходы которого соединены со9тветственно с входами записи первого регистра остатка и регистра делител , шестой выход блока управлени соединен с третьим управл ющим входом второго коммутатора и вторым управл ющим входом третьего коммутатора , седьмой выход блока управлени соединен с выходом сигнализации окончани делени устройства, отличающеес тем, что, с целью

с

f

УЬ7,Мд

с

±

УМ,УЧ6&1799Ю

г

1

м, 1Лб

ГтИ-

J.

Л5,

MS

I

М5,УЬ6,МТ

Г

ЦЬ9,У50

Ъъг

816 .

повышени быстродействи , в него введены третий вычитатель и сумматор, выходы которого соединены с информационными входами третьей группы второго коммутатора и выходом частного устройства, а входы первого и второго слагаемых - соответственно с выходами первой и второй групп блока умножени

и входами вычитаемого первой и второй групп третьего вычитател , входы уменьшаемого которого соединены с выходами второго вычитател и выходом остатка устройства, а выходы первой

и второй групп - соответственно с информационными входами второй группы первого коммутатора и информацией ными входами второго регистра остатка .

т тактов