SU598075A1 - Устройство дл делени - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ

Изобретение относитс  к области вьгчиспитепьной техники и может быть испопьзовамо в процессорах быстродействующих ЦВМ

Известны устройства дл  делени  чисел в системе счислени  1 ), испопьзукшие регистры хранени  чисеп, кратных делителю fl.

Наиболее близкимк изобретению по технической сущности $ вл етс  устройство, содержащее регистры хранени  кратных делите лю, сумматор-вычитатепь, блок сдвига, буферный регистр, регистр частного и блок управпени , первый -и второй выходы которого соединены с первым и вторым управл ющим входами регистров хранени  кратных делителю, третий и четвертый выходы блока управлени  соединены с первой и второй управл ющими шинами сумматора-вьгчитател , п тый выход блока управпени  подключен к щине сдвига регистра частного, щесто выход блока управлени  подключен к щине сдвига блока сшзига, выход сумматора-вы- читател  соединен с буферным регистром, а выходы регистров хранени  кратных делителю объединены l . Недостатками устройства  вл ютс  большой объем оборудовани  и низкое быстродействие.

Целью изобретени   вл етс  повышение быстродействи  и упрощение устройства.

Цепь достигаетс  тем, что в предлагаемом устройстве выход регистров хранени  кратных делителю соединен с первым входом сумматора-вычитатеп , а выход блока сдвига соединен со вторым входом сумматора-вычитатеп , выходом регистра частного и со входом регистров хранени  кратных делителюутвыход знакового разр да буферного регистра соединен со входом блока управлени , а вход младщего разр да регистра частного подключен к седьмому выходу блока управлени .

На чертеже представлена бпок-схема устройства дл  делени .

Устройство содержит k регистров 1 хранени  кратных делителю, имеющие цепи приема и выдачи чисел, комбинационный нараппепьный сумматор-вычитатепь 2, буферный регистр 3, блок сдвига 4, регистр S частного и блок управлени  6. Регистры 3 и 5 снабжены цеп ми приема н выдачи кода, а сумматор имеет управл ющие шины сложение и вычитани . Работает устройство с -едующим образом , Депнтепь поступает одновременно в первый регистр 1 и регистр 3. Делимое посту пает.в регистр 5 Лапее производитс  вычисление кратных дегштепю, дл  чего содержимое первого в других 1эегистров 1 подаетс  в сумматор-вцчитатепь 2 и аапасываетс  в очередной регистр 1 кратного. При этом вычисл ютс  кратные дейителю, отвечающие рекуррентному соотношению;. Е %1/2-«.5) где Е -целева  часть чВспа, а i принимает значение-от О до k -1« а ff аоа.т)И РИ tn, не равном степени числа 2: при 10 равном степени числа 2: причем v« wКратные щ записываютс  в соответст вующие их кратности регистры 1. Далее производитс  невосредствевно делеиие. Дп  примера рассмотрим попучение цифры частн го при оепении чисел, представпевных в восьмеричной системе счислени  (1 из 8). В этом случае иеобходнмо вычислить кра-гные делителю: и (D делитель ). В первой итерации производитс  вычитание 4D из остатка, хран шегос  в регистре 3 (нпи из делимого, хран цегос  в регистре 5, дл  первой частного). При этом остаток передаетс  из регистра 3 через блок 4 со СДВИГОМ влево на одни 8-ичный разр д, а результат вычитани  поступает в регистр 3 с задержкой суммировани . Знак остатка поступает в блок управлени  6, где запоминаетс . Во второй итерации производитс  сложение или вычита ние 2D нз остатка в зависимости от его знака, дл  чего остаток передаетс  из регистра 3 через блок 4 без сдвига в сумматор 2. Знак остатка поступает в блок управ лени  6, где также запоминаетс . В третьей ите рации производитс  сложение или вычитание из остатка в зависимости от его знака дл  чего он передаетс  иа регистра 3через лок 4 и без сдвига в сумматор. Знак остата поступает в блок управп ни  6, где форируетс  код очередной 8-ичной цифры частого в соответствии со знаками трех остатов . Цифра частного поступает в регистр 5, одержимое которого далее сдвигаетс  влео на один 8-ичный разр д. Процесс продолжаетс  до получени  всех цифр частного. Ф о р мула изобретени  Устройство дл  делени , содержащее регистры хранени  кратных делителю, сумматор вычитатепь , блок сдвига, буферный регистр , регистр частного и блок управлени  первый и второй выходы которого сое дине-; ны с первым и вторым управл ющими входами регистров хранени  кратных делителю третий и четвертый выходы блока управлени  соединены с первой и второй ynpaBnsnoщимн шинами сумматора вычитател , п ты выхрд блока управлени  соединен ti шиной сдвига регистра частного, шестой выход блока управлени  подключен к шине сдвига блока сдвига, выход сумматора-вычитател  соегднен с буферным регистром, а вькоды регистров хранени  кратных делитеniO объединены , о т   в ч.а ю 1Ц-е е с   тем, что, с целью повьние1аи .)одействи  и упрощени  yclrpt ftcT&a)3feixoji( регистров храиен и :кратнш::5Йп11тедю соединен с первым входом; cзf ймatQpйr-вьгштaтeп ,a выход блока сдэир а1;;(:1.6еданей со вторш входом cyMMdfbpa вычитател , 1}ыходом регистра частного и со входом регистров хранени  кратных делителю, выход знакового разр да буферного регистра соединен со входом блока управлени  а вход младшего разр да регистра частного подключен к седьмсж у выходу блока управлени . Источники информации, прин тые во вн мание при экспертизе 1.Карцев М. А. Арифметика цифровых. машин . М,, 1969. 2.Патент США № 3.578.961, кп. 235-159. 1971.