SU714391A2 - Преобразователь двоичного кода смешанных чисел в двоично-дес тичный код - Google Patents

Description

37 смешанных чисел в двоично-дес тичный код. Преобразователь двоичного кода смешанных чисел в двоично-дес тичный код содержит блок 1 управлени , блок 2 формировани  сигналов, переключатель 3 эквивалентов, запоминающий блок 4, сум м&тор-еычитатель 5, сдвигатель б, схе- му 7 сравнени , регистр 8, вход 9, на который подаетс  управл ющий импульс, вход 10, на который подаетс  двоичный код и выходна  информационна  шина 11 Работает преобразователь следующим образом. Управл ющий импульс поступает на вход 9 блока 1 уйравленй , который вырабатывает импульсы, необходимые дл  -автономного функционировани  преобразовател . Запоминающий блок 4. содержит двоичные эквиваленты дес тичных чисел . .,. где m-l, 2, 3 ... (К-1), К- Количество двоичных эквива лентов определ етс  прин той разр д .ностью дес тичных чисел. Преобразование осуществл етс  методом делени  переводимого числа (а в дальнейшем остатков) без восстановлени  остатка на свой двоичный эквивалент при нахождении каждой двоично-дес тичной . тетрады соответствующей дес тичной цифре,отличной от . нул . Если определ ема  тетрада соответствует дес тичному нулю, то деление на данный эквивЕИент не производитс . Выбор соответствующего эквивалента задаетс  переключателем 3 эквивалентов, которы Управл етс  блоком 2 формировани  сигналов. Управл ющие импульсы с выхода блока 2 формйровани  сйгналов, про№  чё- рез переключатель 3 эквивалентов, возбуждают в запоминающем блоке 4 шину соответствующего эквивалента (в начале преобразовани  -старшего, т. е . - 1) двоичный параллельный код которого наступает на вход сумматора- ычитател  ; 5, а также с сдвигом на три разр да вгфаво (за направление вправо прин то направление от старших разр дов к млад шим) на вход схемы 7 сравнени . Одновременно на другой вход сумматора-вы- читател  5 и схемы 7 сравнени  подаетс  6 начале преобразовани через сдвига тель 6 от входа 10 переводимое число без сдвига двоичного кода. В схеме 7 сравнени  двоичный код переводимого ЧШШ брШЙ М§1 Ш е Шбйад1Ш :КШбм эквивалента . Если переводимое число больше значени  1 . . то схема 7 сравнени  вырабатывает сигнал, по которому блок 2 формировани  сигнала, формирующий серию управл ющих импульсов, ,разрешает в первом такте преобразовани  вычитание кода эквиЬалента, который служит делителем, из переводимого числа ,  вл ющегос   делимым, в сумматоревычитателе 5, откуда на вход сдвигател  6 поступает код полученного частичного остатка, знаковый разр д которого поступает также в блок 2 формировани  сигналов, где формируетс  код двоичнодес тичной тетрады -и определ етс  необходимость вычитани  или сложени  в следующем такте преобразовани . При этом, если по анализу знакового разр да сумматора-вычнтател  5 частичный ост.аток оказалс  отрицательным, блок 2 формировани  сигналов выдает в регистр 8 в виде очередной цифры двоично- |ес - : тичной тетрады нуль и подготавливает в сумматоре-вычитателе 5 цепи сложени  дл  следующего такта преобразовани , а если частичный остаток получаетс  положительным , то в регистр 8 выдаетс  единица, а в следующем такте производитс  вычитание делител  из делимого. В качестве делимого в последующих тактах определени  данной двоично-дес тичной тетрады беретс  предыдущий частичный остаток, код которого поступает с сдвигом на один разр д влево (за направление влево прин то направление от младших разр дов к старшим) на вход сумматора-вычитател  5 и схему 7 сравнени  от.сдвигател  6, делитель остаетс  прежним. После нахождени  всех цифр двоично-дес тичной тетрады, т. е. выполнени  четырех тактов, в п том такте производитс , если чадтичный остаток оказалс  отрицательным, восстановление попбжительного остатка путем прибавлени  в сумматоре- ычитателе 5 того же делител  к отрицательному остатку под воздействием управл ющих импульсов блока 9 формировани  сигналов. Если переводимое число меньше значени  , . , то схема 7 сравнени  вырабатывает сигнал, по котор у блок 2 формировани  сигналов выдает параллельным кодом нулевое значение данной тетрады в регистр 8. Одновременно блок 2 формировани  сигналов разрешает сложение кода переводимого чйсЛаё нулевым кодом в качестве второго слагаемого в сумматоре-вычитате- ле 5 и подготавливает передачу на вход

Claims (1)

1. Формула изобретения

   Преобразователь двоичного кода смерого сравнивается с предыдущим остат ком и выполняется порядок описанных выше действий. Процесс преобразования будет повторяться до тех пор, пока не будут найдены все десятичные разряды числа.

   Предлагаемый преобразователь двоичного кода смешанных чисел в двоично десятичный код выгодно отличается от шанных чисел в двоично-десятичный код по авторскбМусТ§йЛё¥^тьству № 577524, отличающийся тем, что, с целью повышения быстродействия, он содержит схему сравнения и регистр, первый вход схемы сравнения соединен соединен с выходом сдвигателя и вторым ²⁰ входом сумматора-вычитателя, второй вход — с выходом запоминающего блока, прототипа, так как введение в него незначительного количества дополнительно^· го оборудования с установлением новых связей между узлами позволяет сократить процесс преобразования чисел за выход схемы сравнения соединен с третьим входом блока формирования сигналов, четвертый выход которого соединен с входом регистра, выход которого соединен с выходной информационной шиной.

   ПНИИПИ Заказ 9289/46 Тираж 751 Подписное

   Филиал ППП 'Патент”, г. Ужгород, ул. Проектная, 4