SU473179A1 - Универсальный преобразователь двоично-дес тичных чисел в двоичные - Google Patents

Description

1

Изобретение относитс  к области автоматики и вычислительной техники и предназначеио дл  преобразовани  кодов как правильных и смешанных дробей, так и целых чисел.

Известен преобразователь кодов из двоично-дес тичной системы счислени  в двоичную, содержащий регистр тетрады, распределитель двоичных разр дов но весам, блок управлени , переключатель эквивалентов, блок хранени  двоичных эквивалентов дес тичных чисел , одноразр дный двоичный сумматор и регистр сдвига.

Предложенное устройство отличаетс  тем, что выход блока хранени  двоичных эквивалентов дес тичиых чисел соединен со входами линии задержки и первого одноразр дного двоичного сумматора формировател  двоичных эквивалентов дес тичных чисел. Выход первого одноразр дного двоичного сумматора соединен со входом второго одноразр дного двоичного сумматора того же формировател . Входы первого, второго, третьего и четвертого одноразр дных двоичных сумматоров соединены с соответствующими выходами линии задержки того же формировател . Выходы .линии задержки и всех одноразр дных двоичных сумматоров формировател  двоичных эквивалентов дес тичных чисел соединены со входами ключей, вторые входы которых соединены с соответствующими выходами дешифратора . Выходы ключей соединены со входом одноразр дного двоичного сумматора. Это позвол ет упростить устройство и повысить его быстродействие.

На чертеже изображена схема преобразовател .

Преобразователь содержит переключатель эквивалентов 1; блок хранени  2 двоичных эквивалентов дес тичных чисел, содержащий

эквиваленты, вида (10±)э; формирователь 3 двоичных эквивалентов дес тичных чисел, вырабатывающийэквивалентывида

(6г-10±)э, имеющий дев ть выходов по числу дес тичных цифр 6,-; ключи 4 по числу дес тичных цифр; дешифратор 5 на четыре входа и соответственно на щест1 адцать выходов (из ннх используетс  дев ть выходов: &i-bs; регистр тетрады 6, содерл ащпй четыре триггера; одноразр дный двоичный сумматор 7,

регистр сдвига 8, состо щий из накопительных элементов, число которых определ етс  разр дностью преобразованного двоичного числа; шины 9 иодачи двоично-дес тичного разр да и управл ющую шипу 10.

Формирователь 3 содержит линию задержки из накопительных элементов и четыре одноразр дных двоичных сумматора 12, схемы которых идентичны схеме сумматора 7. В состав сумматора 7 (и соответственно

сумматоров 12) вход т элементы совпадени 

13 и 14 и разноименности 15 и 16, а также накопительный элемент.

Преобразование осуществл етс  с помощью двоичных эквивалентов дес тичных чисел в соответствии со следующим выражением:

л- 1&г1о±г,

где Л -искомое двоичное число;

k - номер дес тичного разр да; при этом

(k-1); ; 1; О -дл  целого

числа;

-2; ; - (/г-1); -й-дл 

правильной дроби;

k k: (k-); ; 1; 0; -1; ....;- (k- 1); - дл  смещанной дроби;

bi 2; 3; 9 - дес тична  цифра;

(di-10±) а -двоичный эквивалент дес тичного числа.

Преобразователь работает следующим образом .

По щине 10 с каждым циклом поступает управл ющий импульс, осуществл ющий сброс триггеров регистра тетрады 6, после чего по щинам 9 поступает двоично-дес тичный разр д преобразуемого числа, код которого запоминаетс  на триггерах регистра тетрады 6. Этот код дещифрируетс  с помощью дещифратора 5, в результате чего на одном из его выходов вырабатываютс  импульсы, которые подготавливают соответствующий по весу ключ 4. Управл ющий импульс дл  данного разр да k переводит переключатель эквивалентов 1 на считывание из блока 2 двоичного эквивалента (10±)э. Число  чеек блока 2, который в частном случае может быть реализован в виде диодного щифратора, равн етс  числу преобразуемых дес тичных разр дов исходного числа К..

Выбранный двоичный эквивалент (10±)э поступает на вход формировател  3, с выхода которого снимаетс  полный комплект из дев ти эквивалентов дл  каждого разр да /С. Двоичные эквиваленты (&,-10±)э, у которых bi представл ет собой степень числа «2 (т. е. «4 и «8) вырабатываютс  за счет сдвига исходных эквивалентов (10±)э. Сдвиг на соответствующее число тактов осуществл етс  с помощью элементов линии задержки формировател  3 в сторону старших разр дов. Остальные двоичные эквиваленты получаютс  за счет операций суммировани  и сдвигов.

Таким образом, на основе одного эквивалента , хран щегос  в блоке 2 (например, дес тичного числа «0,1) с помощью формировател  3 в том же цикле удаетс  получить остальные эквиваленты; «0,2; 0,3; 0,4; 0,5; 0,6; 0,7; 0,8; 0,9. То же самое имеет место и дл  дес тичных чисел «0, «0, «0,0001 и т. д.

В результате этого число циклов преобразовани  сводитс  к минимуму, повыщаетс  быстродействие устройства и уменьшаютс 

аппаратурные затраты. Сформированиые двоичные эквиваленты одновременно поступают на входы соответствующих ключей 4. Однако в каждом цикле подготовленным оказываетс  лишь один из них в соответствии с кодом тетрады, хран щимс  в регистре 6. Поэтому на вход одноразр дного двоичного сумматора 7 поступает только один выбранный эквивалент В. Вместе с регистром сдвига 8 одноразр дный двоичный сумматор 7 образует циркул ционный регистр, служащий .дл  запоминани  кодов.

Вслед за первым дес тичным разр дом точно так же за один цикл происходит преобразование следующего и далее любого очередного двоично-дес тичного разр да исходного числа. При этом дл  каждого нового цикла возбуждаетс  соответствующа  шина блока 2 и считываетс  очередной двоичный

эквивалент (10±)э.

Выбранное значение Bi дл  дес тичного разр да К вновь поступает в циркул ционный регистр, где на сумматоре осуществл етс  сложение с циркулирующим кодом. Так продолжаетс  до тех пор, пока не будут преобразованы все двоично-дес тичные разр ды исходного числа, и в циркул ционном регистре не сформируетс  искомое двоичное число, которое снимаетс  с выхода устройства с шины 11.

Предмет изобретени 

Универсальный преобразователь двоичнодес тичных чисел в двоичные, содержащий

регистр тетрады и переключатель эквивалентов , входы которых соединены с управл ющей щиной, выходы регистра тетрады соединены со входами дешифратора, выходы переключател  эквивалентов соединены со входами

блока хранени  двоичных эквивалентов дес тичных чисел, одноразр дный двоичный сумматор , выход которого соединен со входом регистра сдвига, выход последнего соединен со входом одноразр дного двоичного сумматора , ключи, формирователь двоичных эквивалентов дес тичных чисел, выполненный на одноразр дных двоичных сумматорах и линии задержки, отличающийс  тем, что, с целью упрощени  устройства и повышени 

его быстродействи , выход блока хранени  двоичных эквивалентов дес тичных чисел соединен со входами линии задержки и первого одноразр дного двоичного сумматора формировател  двоичных эквивалентов дес тичных

чисел; выход первого одноразр дного двоичного сумматора соединен со входом второго одноразр дного двоичного сумматора того же формировател ; входы первого, второго, третьего и четвертого одноразр дных двоичных сумматоров соединены с соответствующими выходами линии задержки того же формировател ; выходы линии задержки и всех одноразр дных двоичных сумматоров формировател  двоичных эквивалентов дес тичных

чисел соединены со входами ключей, вторые входы которых соединены с соответствующими выходами дешифратора; выходы ключей соединены со входом одноразр дного двончного сумматора.