SU434404A1

SU434404A1 - Преобразователь двоичного кода в двоично-десятичный

Info

Publication number: SU434404A1
Application number: SU1826997A
Authority: SU
Original assignee: А. С. Галуза, А. М. Полищук, В. П. Распутный , Л. И. Сальникова
Priority date: 1972-09-08
Filing date: 1972-09-08
Publication date: 1974-06-30

Description

1

Преобразователь последовательного двоичного кода в двоично-дес тичный предназначен дл использовани в специализированных логических устройствах, оперирующих в двоичной системе счислени и выдаюп;их результаты обработки информации дл воспри ти в дес тичной системе.

Известны преобразователи двоичного кода в двоично-дес тичный, содержащие статический регистр, разделенный на тетрады, выходы которых соединены со входами избирательной схемы, корректор кода, четырехразр дный вспомогательный регистр, распределитель импульсов.

Предлагаемое устройство отличаетс от известных тем, что с целью упрощени устройства выходы избирательной схемы соединены через корректор кода со входами четырехразр дного вспомогательного регистра, выходы первого, второго и третьего разр дов этого регистра соединены со входами соответственно вторых, третьих и четвертых разр дов всех тетрад статического регистра, выход четвертого разр да четырехразр дного вспомогательного регистра соединен со входами первых разр дов всех тетрад статического регистра , кроме первой тетрады, выходы распределител соединены с управл ющими входами избирательной схемы и статического регистра .

Эти отличи позвол ют использовать один

и тот же корректор кода и четырехразр дный

вспомогательный регистр дл анализа всех

тетрад, что упрощает устройство и сокращает

количество оборудовани .

На фиг. 1 приведена структурна схема преобразовател ; на фиг. 2 - временна диаграмма работы преобразовател .

Преобразователь содержит статический регистр 1, содержащий дл удобства описани только две полные тетрады, распределитель 2 импульсов, избирательную схему 3, корректор 4 кода, четырехразр дный вспомогательный регистр 5.

Статический регистр 1 предназначен дл хранени промежуточных значений преобразовани , а также дл выдачи окончательного результата преобразовани в двоично-дес тичном коде.

Распределитель 2 импульсов формирует импульсы , необходимые дл синхронизации работы всех узлов преобразовател . Избирательна схема 3 служит дл поочередного

пропускани содержимого тетрад на общий корректор кода и представл ет собой схемы совпадени дл разр дов каждой тетрады.

Корректор 4 кода предназначен дл анализа и коррекции содержимого тетрад и представл ет комбинационную схему, зависимость между входными и выходными сигналами ко торой следующа : ВходВыход 0000(0)0000(0) 0001(1)0001(1) 0010(2)0010(2) 0011(3)0011(3) 0100(4)0100(4) 0101(5)1000(8) 0110(6)1001(9) 0111(7)1010(10) 1000(8)1011(11) 1001(9)1100(12) Отсюда следует, что входна комбинаци кода, имеюща значение 5, 6, 7, 8, 9, корректором увеличиваетс на 3. Всиомогательный регистр 5 служит дл хранени четырехразр дной скорректированной информации до окончани такта коррекции данной тетрады. Предлагаемое устройство работает следующим образом. Двоичный код, предназначенный дл преобразовани в двоично-дес тичный, последовательно старщим разр дом вперед по времени Т-4 поступает на первый элемент пам ти IT статического регистра 1. После этого содержимое тетрад поочередно, начина со старшей тетрады, поступает через избирательную схему 3 на корректор 4 кода (по времени Т-1 - содержимое второй тетрады , по времени Т-3 - первой тетрады), где анализируютс коды тетрад и происходит при необходимости их коррекци . С выхода корректора 4 кода проанализированна информаци тетрад поступает затем на вспомогательный регистр 5, где хранитс до очередных синхроимпульсов Т-2 и Т-4. По времени синJ- т em patis

- zf тстаауа хроимпульса Т-2 информаци дторой тетрады , по времени Т-4 информаци первой тетрады из вспомогательного регистра 5 поступает в статический регистр 1 со сдвигом относительно прежнего расположени на один разр д влево. При поступлении на вход первого элемента IT очередного разр да преобразуемого двоичного кода цикл преобразовани повтор етс . Таким образом, после поступлени на вход первого элемента 1т последнего разр да двоичного числа в статическом регистре 1 расположитс его двоично-дес тичный эквивалент . Предмет изобретени Преобразователь двоичного кода в двоичнодес тичный , содержащий статический регистр, разделенный на тетрады, выходы которых соединены со входами избирательной схемы, корректор кода, четырехразр дный вспомогательный регистр, распределитель импульсов, отличающийс тем, что, с целью упрощени устройства, выходы избирательной схемы соединены через корректор кода со входами четырехразр дного вспомогательного регистра , выходы первого, второго и третьего разр дов этого регистра соединены со входами соответственно вторых, третьих и четвертых разр дов всех тетрад статического регистра , выход четвертого разр да четырехразр дного вспомогательного регистра соединен со входами первых разр дов всех тетрад статического регистра, кроме первой тетрады, выходы распределител соединены с управл ющими входами избирательной схемы и статического регистра.

ТИ-1 rh-2