SU550633A1 - Устройство дл преобразовани двоичнодес тичных чисел в двоичные - Google Patents

Description

гистра 1. Далее происходит сдвиг на один разр д вправо хран щейс  информации в динамическом регистре 1 и в регистре 2 тетрады . При этом выходной сигнал последовательного сумматора 3 заноситс  в динамический регистр 1, а сигнал с выхода динамического регистра 1 запоминаетс  в освобожденном от информации четвертом разр де регистра 2 тетрады на один такт, что эквивалентно умножению числа на два. Во втором такте преобразовани  сигналом, поступающим по шине 7, элемент И 4 открываетс , на входы последовательного сумматора 3 поступают через открытый элемент И 6 код очередного разр да тетрады преобразуемого числа и через открытый элемент И 4 - код с выхода четвертого разр да регистра 2 тетрады, в котором хранитс  результат умножени  числа на два. Сумма, образованна  в результате сложени , с выхода последовательного сумматора 3 поступает на вход динамического регистра 1. Происходит второй сдвиг вправо на один разр д информации регистра 1 и 2. Третий такт работы устройства аналогичен второму. В четвертом такте сигналом, поступающим по шине 7, открываетс  элемент И 5. При этом на входы последовательного сумматора 3 с регистра 2 тетрады поступают: код с выхода четвертого разр да через элемент И 4 (результат умножени  числа на два), код с выхода второго разр да через элемент И 5 (результат умножени  числа на восемь) и код очередного (старшего) разр да тетрады преобразуемого числа через элемент И 6. Происходит четвертый сдвиг вправо.

В п том и во всех последующих тактах, общее число которых равно числу разр дов преобразованного числа, сигналом по шине 7 элемент И 6 закрываетс  и на последовательный сумматор 3 поступают коды с выходов регистра 2 тетрады через элементы И 4, 5 и происходит в каждом такте сдвиг информации в регистрах I и 2 на один разр д вправо. Вследствие этого в динамическом регистре 1 оказываетс  число равное An-lQ+An-i, где АИ - разр ды двоично-дес тичного числа.

В следующем цикле в регистр 2 тетрады поступает очередна  тетрада преобразуемого числа и работа устройства повтор етс  аналогично первому циклу. Процесс преобразовани  заканчиваетс  прибавлением младщего разр да дес тичного числа к содержимому динамического регистра 1, умноженному на дес ть .

Результат преобразовани  хранитс  в регистре 1.

Предлагаемое изобретение уменьшает врем  преобразовани  за счет того, что процессы умножени  кода динамического регистра 1 на дес ть и сложени  этого кода с кодом очередной тетрады преобразуемого числа совмещены во времени и выполн ютс  в одном и том же цикле. Врем  преобразовани  Т определ етс  как:

,T fiгде t - длительность одного цикла;

п - количество разр дов двоично-дес тичного числа.

При равных длительност х циклов по сравнению с известными аналогичными преобразовател ми предлагаемое устройство имеет в

2л 1 раз выше быстродействие.

Claims (2)

1.Авторское свидетельство СССР №269598 М. КЛ.2 G 06 F 5/02, опубл. 1968 г.

2.Авторское свидетельство СССР № 329525 М. КЛ.2 G 06F 5/02, опубл. 1970 г.