элементов И, блок пам ти, блок управлени , счетчик, первьЕЙ и второй дешифраторы , причем информационный вход дес тичного разр да преобразовател соединен с информационным входом первого регистра, выход которого соедине с информационным входом блока управлени , первый, второй и третий тактовые выходы которого соединены соответственно с тактовым входом первого регистра, с первым и вторым тактовыми входами накапливак цего сумматора,выход управлени умножением блока управлени соединен с первы1 ш входами элементов И первой, второй и третьей групп, вторые входы которых соединены с выходом мантиссы блока пам ти, а выходы соединены соответственно с входами пр мого кода, входами сдвинутого пр мого 1сода и входами дополнительного кода накапливающего сумматора , выходы которого вл ютс выходами мантиссы преобразовател , выход пор дка блока пам ти соединен с входом второго регистра, выходы которого вл ютс выходами пор дка преобразовател , входы пор дка и знаки пор дка преобразовател соединены с входами первого дешифратора и третьего регистра соответственно, входы управл ющего сигнала пуска преобразовател , вход синхроимпульса преобразовател и вход признака мантиссы соедини соответственно с первым, вторым и третьим входами блока управлени , первый тактовый выход которого соединен с третьими входами первой, второй и третьей групп элементов И, вы|Ход номера дес тичного разр да блока (управлени соединен с информационны входом счетчика, четвертый тактовый выход блока управлени соединен с так товым входом второго дешифратора, входы первой группы разр дов адреса которого соединены с выходом счетчика а выход второго дешифратора соединен со входом блока пам ти, выход третьего регистра вл етс выходом знака пор дка преобразовател , третий такто вый выход блока управлени соединен с тактовым входом счетчика 2 . Недостаток этого преобразовател состоит в относительно низком быстродействии , св занном с наличием двух этапов преобразовани , на втором из которых при учете пор дка дес тичного числа производитс умножение полноразр дных чисел. Цель изобретени - повышение быстродействи преобразовател . Поставленна цель достигаетс тем, что в преобразователь двоично-дес тич ной дроби в двоичную дробь, содержащий первый, второй и третий регистры, накапливающий сумматор, первую, вторую и третью группу элементов И, блок пам ти, блок управлени , счетчик, первый и второй дешифраторы, причем информационный вход дес тичного разр да преобразовател соединен с информационным входом первого регистра, выход которого соединен с информационным входом блока управлени , первый, второй и третий тактовые выходы которого соединены соответственно с так товым входом первого регистра, с первым и вторым тактовыми входами накапливающего сумматора, выход управлени умножением блока управлени соединен с первыми входами злементов И, первой, второй и третьей группы, вторые входы которых соединены с выходом 8 54 мантиссы, блока пам ти, а выходы соедине ш соответственно с входами пр мого кода, входами сдвинутого пр мого кода и входами дополнительного кода накапливающего сумматора, выходы которого вл ютс выходами мантиссы преобразовател , выход пор дка блока пам ти соединен с входом второго регистра , выходы которого вл ютс выходами пор дка преобразовател , входы пор дка и знака пор дка преобразовател соединены с входами первого дешифратора и третьего регистра соответственно , входы управл ющего сигнала пуска преобразовател , вход синхроимпульса преобразовател и вход признака мантиссы преобразовател соединены соответственно с первым, вторым и третьим входами блока управлени , первый тактовый выход которого соединен с третьими входами элементов И первой. второй и третьей групп, выход номера (дес тичного разр да блока управлени соединен с информационным входом счетчика , четвертый тактовый выход блока управлени соединен с тактовым входом второго дешифратора, входы первой группы разр дов адреса которого соединены с выходом счетчика, а выход второго дешифратора соединен со входом блока пам ти, первый выход третьего регистра вл етс выходом знака пор дка преобразовател , третий тактовьй выход блока управлени соединен с тактовым входом счетчика, в него включен четвертый регистр,вход которого соединен с выходом первого дешифратора , а выход - с входами второй группы разр дов адреса второго дешифратора, входы третьей группы разр дов адреса которого соединены со вторым выходом третьего регистра, управл ющий вход первого дешифратора соединен с выходом опроса пор дка блока управлени . А также тем, что в преобразователе двоично-дес тичной дроби в двоичную дробь блок управлени содержит генератор импульсов, дешифратор, регистр, делитель частоты, формирователь импульсов , элемент пам ти и элемент И, причем вход генератора импульсов вл етс первьм входом блока управлени , первый вход элемента И вл етс вторым входом блока управлени , второй вход элемента И соединен с нулевым выходом элемента пам ти,а выход элемента И соединен с разрешающим входом формировател импульсов, первый и второй тактовые входы которого соединены с первым и вторым выходами генератора импульсов, вл ют-г с первым и четвертым тактовыми выхо дами блока управлени и соединены с входом делител частоты и первым входом дешифратора соответственно, второй которого вл етс информационным входом блока управлени , третий вход соединен с единичным выходом элемента пам ти и вл етс вы ходом номера дес тичного разр да блока управлени , а выход дешифратора соединен со входом регистра, вы ход которого вл етс выходом управлени умножением блока управлени , первый и второй выходы делител частоты вл ютс вторым и третьим такто выми выходами блока управлени , причем второй выход делител частоты соединен со входом установки в ноль элемента пам ти, вход установки единицы которого вл етс третьим входо блока управлени , выход формировател импульсов вл етс выходом опроса пор дка блока управлени . На фиг. 1- приведена блок-схема ;преобразовател ; на фиг. 2 - таблица хранимых в блоке пам ти эквивалентов дес тичных чисел; на фиг. 3 - пример преобразовани числа 0,99999910. Предлагаемый преобразователь содержит информационный вход 1, регистр 2, дешифратор 3, регистр 4, группы элементов И 5-7., накапливающий сумматор 8, выходы 9 мантиссы, вход 10 управл ющего сигнала пуска, генератор 11 импульсов, формировател 12 импульсов, делитель 13 частоты, вход 14 знака пор дка, регистр 15, выход 16 знака пор дка преобразовате л , вход 17 признака мантиссы, элемент 18 пам ти, счетчик 19, вход 20 синхроимпульса, элемент И 21, блок 2 пам ти, регистр 23, выходы 24 пор дка , вход 25 пор дка, дешифратор 26, регистр 27, дешифратор 28, блок 29 управлени . Информационный вход I служит дл подачи очередной тетрады преобразуемой двоично-дес тичной дроби и соеди нен с информационным входом первого регистра 2, выход которого соединен с информационным входом первого дешифратора 3. Выход первого дешифратора 3 соединен со вторым регистром хран щим результат анализа пары разр дов преобразуемой тетрады. Выход второго регистра 4 соединен с информационныйи входами первой, второй и третьей групп элементез И 5-7 дл передачи множимого пр мым кодом, пр мым кодом fco сдвигом влево на один разр д, дополнительным кодом. Выходы . первой, второй и третьей групп элементов И 5-7 соединены соответственно с первыми, вторыми и третьими входами накапливающего сумматора В, выходы которого вл ютс первыми выхода ми 9 преобразовател , служащими дл вьщачи двоичной мантиссы. Вход 10 служит дл передачи пуска и соединен с генератором II импульсов, вырабатывающим две тактирующие серии СОО и С05, сдвинутые одна относительно другой на полтакта. Первый выход генератора 11 (сери СОО) соединен с управл ющим входом первого дешифратора 3, с первым управл ющим входом формировател 12, второй управл ющий вход которого соединен со вторым выходом генератора 1, а также с управл ющим входом первого регистра 2, управл ющими входами первой, второй и третьей групп элементов И 5-7, и входом делител 13 частоты на два. Вход 14 служит дл подачи знака дес тичного пор дка и соединен с регистром 15, выход которого вл етс вторым выходом 16 преобразовател . Вход 17 служит дл подачи признака преобразовани и соединен с первым входом элемента 18 пам ти, второй вход кото-j рого соединен с выходом делител 13, первым тактовым входом накапливающего сумматора 8 дл сдвига его содержимого на две позиции в сторону младшизс разр дов и тактовым входам счетчика 19, второй вход которого соединен единичным выходом элемента I8 пам ти и вторым входом дешифратора 3. Вход 20 служит дл подачи синхроимпульса на Элемент И 21, второй вход которого соединен с нулевым выходом элемента 18 пам ти. Выход элемента И 21 соединен с разрешающим входом формировател 12. Второй выход делител 13 частоты соединен со вторым тактовым входом накапливающего сумматора 8 дл сдвига его содержимого на две позиции в сторону старших разр дов. Первые выходы блока 22 пам ти соединены с информационными входами первой, второй и третьей групп элементов И 5-7. Вторые выходы блока 22 пам ти соединены с информа1Ц1онными входами регистра 23, выходы которого вл ютс выходами 24 пор дка преобразовател . Вход 25 соединен с информационным входом дешифратора 26, управл ющий вход которого соединен с выходом формировател 12. Выход дешифратора 26 соединен с регистром 27, выход которого соединен с информационным входом дешифратора , другие входы которого соединены соответственно с выходом регистра 15, входом формировател 12 и выходом счетчика 19 адреса. Выход дешифратора 28 соединен с входом бло ка 22 пам ти. Элементы 3, 4, 11 - 13 18 и 21 вход т в состав блока управлени 29 (см. фиг. 1). Лю0ое число в двоично-дес тичной системе счислени можно представить в форме с плавающей зап той как где а. - мантисса преобразуемого дес тичнОго числа, определ ема соотно шением i-j 2-10 , р г дес тичный пор док; 10 основание дес тичной системы счислени в соответствующей степени. Выражение (.1) можно представить в развернутом виде д - tp 1 tp -fi-l) 2-1о 1 2. Ю т -Л -Л +р П.0 JO . 1 Сложив степени с одинаковым основанием , получим следующее выражение (-t .-«-, 10 Выражение (3) в двоичной системе сч лени имеет следующий вид , 5frw tw А,-.ST. (10-), 2- 2 ,tM . (« приведенныйдв где i10- kr ичный эквивалент - двоичный пор док, определ емый соотношением , -гр , 5 Из выражени (4) следует, что процесс преобразовани двоично-дес тичного числа с плавающей зап той заключаетс в суммировании приведенных дво ичньпс эквивалентов тетрад и присвоении результату двоичного пор дка. Приведенные двоичные эквиваленты тетрад получаютс путем умножени преобразуемой тетрады на соответствующий приведенный двоичный эквивалент разр да, считываемый из блока пам ти. Предлагаемый преобразователь реализует выражение (4) в следующей последовательности . По входу 10 на генератор I1 импульсов поступает сигнал Пуск, который вырабатывает две такт тирующих серии СОО и С05, сдвинутых одна относительно другой на полтакта. Затем по входу 14 поступает знак дес тичного пор дка. Одновременно по входу 20 на элемент И 21 поступает синхроимпульс, разрешающий пуск формировател 12. При этом знак дес тичного пор дка записываетс на третий регистр 15. Вслед за этим по входу 25 поступает д-ес тичный пор док в двоичном коде. Одновременно запускаетс формирователь 12, вырабатывающий тактирующие импульсы и по первому из них производитс расшифровка дес тичного пор дка на дешифраторе 26. Расшифрованный дес тичный пор док с дешифратора 26 поступает на регистр 27. Затем по входу 17 поступает признак преобразовани , которьш устанавливает элемент 21 пам ти в единичное состо ние , одновременно с записью старшей тетрады с первого входа 1 на регистр 2 по первому импульсу (С05 1) серии С05, поступающей со второго выхода генератора 11. При этом нулевое состо ние счетчика 19 соответствует адресу двоичного эквивалента старшей тетрады в массиве. Затем по первому импульсу (cool) серии СОО дешифратор 3 производит анализ младшей пары разр дов содержимого регистра 2. Состо ние дешифратора 3 записываетс на регистр 4. Одновременно производитс чтение блока 22 пам ти по адресу, устанавливаемому дешифратором 28. При этом адрес массива .определ етс содержимым регистров 15 и 27, а адрес двоичного эквивалента в массиве определ ет счетчик адреса 19. По второму импульсу (С052) серии С05 производитс суммирование содержимого сумматора 8 с первым частичным произведением . При этом в зависимости от со сто ни регистра 4 одна из групп эле ментов И 5-7 передает, информацию либ пр мым кодом, либо пр мым кодом со . рдвигом на одну позицию в сторону старших разр дов, либо дополнительны кодом. Одновременно производитс сдв в сторону младших разр дов регистра на две позиции. По второму импульсу (С002) серии СОО дешифратор 3 производит анализ старшей пары разр дов регистра 2. При этом каждое состо ние дешифратора 3 запоминает регистр Одновременно производитс сдвиг содержимого сумматора 8 на две позиции в сторону младших разр дов и чтение блока 22 пам ти по тому же адресу. По третьему импульсу (С053) серии С05 накапливающий сумматор 8 произво дит суммирование первого и второго частичных произведений. Одновременно счетик I9 адреса измен ет свое состо ние на единицу. При этом устанавлива етс адрес следующего двоичного экви валента в массиве. На этом цикл преобразовани одной тетрады заканчиваетс . Затем поступают последующие тетрады двоично-дес тичного числа. При этом описанный процесс чтени соответствующего приведенного двоичного эквивалента из блока 22 пам ти и умн жени на тетраду ничем не отличаетс от описанного и повтор етс еще (j-l раз. Преобразованна мантисса снимаетс с выходом двоичного сумматора 8, а съем величины и знака двоичного пор дка производитс с третьего и четвертого регистров 15 и 23. Описанное вьшге по сн ет следукида микро программа. С051:Рр I : Т| Анализ Рр1 Чтение См 8Л2 См81 : См80 + F Рр1:РрШр2 С002:См82 См81 Анализ Рр1, Чтение БП 22 С053:См83: См82+ р1Пр2 СЧА 19: СгА19+1 Следует отметить, что блок 22 пам ти содержит 2р+1 массив по j приведенных двоичных эквивалентов в каж дом массиве (на дес тичный разр д по одному) . Причем каждый (j + l)-й приведенный двоичный эквивалент р-го массива равен j-му приведенному дво8 . 10 ичному эквиваленту, смещенному на М позиций в сторону старших или младших разр дов. На фиг. 2 представлены три массива приведенных двоичных эквивалентов (по восемь в каждом массиве дл р +1; 0; -I). Колонки 1-4 указьгоают соответственно номер выбираемого массива, дес тичный пор док, условное обозначение и значение приведенных двоичных эквивалентов соответственно. Следует ответить , что каждый из приведенных эквивалентов первого и третьего массивов получаетс из приведенных двоичных эквивалентов второго массива 3,(j.i) Эг1-2;4 Эз(г1) Чу соответственно, необходимый двоичный пор док указывает колонка 5. При этом необходимый массив выбираетс в соответствии с содержимым регистров 15 и 27. На фиг. 3 представлен пример преобразовани числа 0,99999940. Преобразование осуществл етс за 6 циклов по шесть тактов каждый, где прин ты следующие обозначени : Л2, ПР2 - сдвиг либо в сторону старших, либо в сторону младших разр дов содержимого сумматора 8, (у, частичные произведени от умножени соответствующего двоичного эквивалента на младшую и старшую пары разр дов преобразуемой тетрады. См - операци суммировани . Процесс преобразовани в известном преобразователе осуществл етс в два этапа. Причем на первом этапе производитс суммирование произведений преобразуемых тетрад на соответствующие им двоичные эквиваленты. На втором этапе вычисленна сумча умножаетс на считываемый из блока пам ти двоичный эквивалент, однозначно определ емый по величине и знаку дес тичного пор дка. На этом этапе требуетс умножение полноразр дных чисел. В предлагаемом устройстве умножени полноразр дных чисел производить не нужно, так как блок 22 пам ти хранит приведенные двоичные эквиваленты вида Поэтому выигрыш в быстродействии равен времени, затрачиваемому на умножение двух.п разр дных чисел. Формула изобретени 1. Преобразователь двоично-дес ичной дроби в двоичную дробь, содержащий первый, второй и третий регист ры, накапливающий сумматор, первую, вторую и т-ретью группу элементов И, блок пам ти, блок управлени , счетчи первьш и второй дешифраторы, причем информационный вход дес тичного разр да п-реобраэовател соединен с информационным входом первого регистра выход которого соединен с информациOHfftiM входом блока управлени , первый , второй и третий тактовые выходы которого соединены соответственно с тактовым входом первого регистра, с первым к вторым тактовыми входами . накапливающего сумматора, выход управлени умножением блока управлени соединен с первыми входами элементов И первой, второй и третьей групп вторые входы которых соединены с выходом мантиссы блока пам ти, а выХОД .Ы соединены соответственно с входами пр мого кода, входами сдвинутого пр мого кода и входами дополнительного кода накапливающего сумматора , выходы которого вл ютс выходами мантиссы преобразовател , выход пор дка блока пам ти соединен с входом второго регистра, выходы кото рого вл ютс выходами пор дка преобразовател , входы пор дка и знака пор дка п геобразоватегг соединены с йходамк первого дешифратора и третьего регистра соответственно входы управл ющего сигнала пуска преобразовател , вход синхроимпульса преобразовател и вход признака мантиссы преобразовател соединены соответственно с nepBbiM, вторым и третьим вхо дами блока управлени , первый тактовый выход которого соединен с третьи входами элементов И первой, второй и третьей групп, выход номера дес ти ного разр да блока управлени соединен с информациондам входом счетчика четвертый тактовый выход блока управ лени соединен с тактовым входом вто рого дешифратора,..входы первой групп разр дов адреса которого соединены с выходом счетчика, а Е;ЫХОД второго де шифратора соединен со входом блока пам ти,первый выход третьего ре гистра вл етс выходом знака пор дка преобразовател , третий тактовый выход блока управлени соединен с та - товым входом счетчика, отличаю щ и и с тем, что, с целью повышен быстродействи , в него включен четвертый регистр, вход которого соединен с выходом первого дешифратора, а выход - с входами второй группы разр дов адреса, второго дешифратора, входы третьей группы разр дов адреса которого соединены со вторым выходом третьего регистра, управл ющий вход первого дешифратора соединен с выходом опроса пор дка блока управлени . 2. Преобразователь по п. 1, отличающийс тем, что, в нем блок управлени содержит генератор импульсов, дешифратор, регистр, делитель частоты, формирователь импульсов , элемент пам ти и элемент И, причем вход генератора импульсов вл етс первым входом блока управлени , первьш вход элемента И вл етс вторым входом блока управлени , второй вход элемента И соединен с нулевым выходом элемента пам ти, а выход элемента И соединен с разрешающим входом формировател импульсов, первый и второй тактовые входы которого соединены с первым и вторым выходами генератора импульсов, вл ютс первым и четвертым тактовыми выходами блока управлени и соединены с входом делител частоты и первьи входом дешифратора соответственно, второй вход которого вл етс информационным входом блока управлени , третий вход соединен с единичным выходом элемента пам ти и вл етс выходом номера дес тичного разр да блока управлеьш , а выход дешифратора соединен со входом регистра, выход которого вл етс выходом управлени умножением блока управлени , первый и второй выходы делител частоты вл ютс вторым и третьим тактовыми выходами блока управлени , причем второй выход делител частоты соединен со входом установки в ноль элемента пам ти, вход установки единицы которого вл етс третьим входом блока управлени , выход формировател импульсов вл етс выходом опроса пор дка блока управлени . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 473179, кл.б 06 F 5/02, 1970.