SU873239A1 - Цифровой преобразователь координат - Google Patents

Description

(54J ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ КООРДИНАТ

1 . ., , Изобретение относитс  к вычис,лительной технике и предназначено дл  воспроизведени  по известным ко дам пол рных координатри г измер емой величины, ее пр моугольных;коорд нат х и у и наоборот,, и в частности может быть использовано в импульсной метеорологической радиолокационной станции в качестве специализированного вычислител  систекы отобрсисени  информации на индикаторе кругового обзора. Известно устройство, которое мрг жет быть использовано в качестве пре образовател  координат системы отображени  информации на индикаторе 1ФУ гового обзора. Дл  подобных систем отображени  информации характериа работа по периодам - циклам То в каждом из которых можно .вьщелить два временных периода (период Т, пр мого хода и период TQX обратного хода) таких, что: ,i ТоГ-Т„х Гох-. частота импульсов запуска. Длительность ToJ определ етс  временем установлени  Т индикатора из соотношени  ./ Ci) где Ту - минимальное врем  необходимое дл  перемещени  луча на экра- не ИКС на рассто ние, равное диаметру экрана,с погрешностью установлени  не более, чем злёмент разрешени  ИКО. Функционирование, известного устройства св зано с числом импульсной обработки информации. В этих устройствах на периоде Т„х о текущему коду наклонной дальности r(t) положени  радиолуча антенны в пространстве и линейно му коду угла р 1 поворота антенны по азимуту, преобразованному в коды sin р и cos р 1, осуществл етс  вычисление текущих пр моугольных координат у и х положени  в пространстве радиолуча антенны по формулам у   г-SfП р, X rcosp, r(-f), р Р1Таким образом, в рассматриваемых устройствах в течение каждого осуществл етс  формирование цифровой КРУГОВОЙ развертки - вычисление по кодам пол рных координат ft   г(+) кодов пр моугольных координат у и X. Причем, координаты у и х вырабатываютс  первоначально в числоимпульсных кодах ЧИКУ и ЧИКХ, так как именно число-импульсна  обработка информации позвол ет получить наи большее быстродействие при формировании цифровой круговой развертки. В дальнейшем вычислительный процесс (2 в течение Ту, приг г( + );И посто нном р будем называть формированием развертки по углу р ClJ . В известном устройстве число-импульсные коды X и у генерируютс  одновременно и поступают на цифроаналоговые блоки, которые формируют в течение Т сигналы, управл ющие положением луча на экране индикатора в соответствии с положением радиолуча антенны в пространстве. Однако функциональные возможности этого устройства не высоки, так как в них не предусмотрена работа с датчиком цифровых координат маркера. Известно также устройство, в котором имеетс  возможность работы с датчиком цифровых координат маркера 1.. Но оно имеет невысокий коэффициент использовани  оборудовани , так как его формирователь цифровой круговой развертки и датчик кодов цифровых координат маркера выполнены независимо, т.е. без учета друг друга. Наиболее близким к предлагаемому по технической -сущности  вл етс  уст ройство , содержащее первый и второй датчики пол рных координат, первый коммутатор, генератор синусно-косинусных функций, блок управлени , пер вый и второй датчики пр моугольных , координат, первый и второй множител ные блоки, первый и второй регистры разверток, блок поразр дного кодировани  II сумматор г причем выходы блока поразр дного кодировани  соединены с первой группой входов первого коммутатора, втора  группа вхо дов которого соединена с выходами пе вбго датчика пол рных координат, выходы первого коммутатора соединены с группой входов генератора си нусно-косинусных функций, перва  и втора  группы выходов которого соеди нены с первыми группами входов соот ветственно первого и второго множительных блоков, управл н дий вход йервого коммутатора  вл етс  входом аз ов ат е л   31. Недостатком известного устройств  вл етс  низкое быстродействие. Цель изобретени  - повышение быс тродействи . Поставленна  цель достигаетс  те что в устройство, содержащее первый и второй датчики пол рных координат первый коммутатор, генератор синусно-косинусныхфункций , блок управлеНИН , первый И второй датчики пр моугольных координат, первый и второй лаожительные блоки, первый и второй регистры разверток, блок поразр дного кодировани  и сумматор, причем выходы блока поразр дного кодировани  соединены с первой группой входов первого коммутатора, втора  группа входов которого соединена с выходами первого датчика пол рных координат, выходы, первого коммутатора соединены с группой входов генератора синусно-косинусных функций, перва  и втора  группы выходов которого .соеди нены с первыми группами входов соот- , ветственно первого и второго множительных блоков, управл ющий вход первого коммутатора. вл етс  входом преобразовател , дополнительно введены второй и третий коммутаторы и вычислительный блок, причем установочный , тактовый, ;первый и второй управл ющий входы блока управлени   вл ютс  входами преобразовател , первый , второй, третий и четвертый входы блока управлени  соединены соот- ; ветственно с синхронизирующим выходом первого множительного блока, первым , вторым и третьим управл ющими выходами блока поразр дного кодировани , п тый и шестой входы блока управлени  соединены с перЪым и вторым управл ющими выходами вычислительного блока, первый и второй входы запуска блока управлени   вл ютс  входами преобразовател , второй вход запуска блока управлени  соединен с установочным входом блока поразр дного кодировани , первый выход блока управлени  соединен с суммирунндим входом второго датчика пол рных координат , управл ющий вход которого  вл етс  входом преобразовател , второй вход блока управлени  соединен с управл ющими входсши второго и третьего коммутаторов, третий выход блока управлени .соединен с первым управл ющим входом гененатора синусно-косинусных функций и управл ющими входами первого и второго множительных блоков, четвертый выход .блока управлени  соединен со втором у 1равл кхцим входом генератора синусно-косинусных функций, п тый выход блока управлени  соединен с входами записи.первохю и второго регистров развертки, шестой , .седьмой и восьмой выходы блока управлени  соединены соответственнос входом импульса конца кодировани , входом импульса уменьшени  кода и входом импульса увеличени  кода поразр дного кодировани , дев тый и дес тый выходы блока управлени   вл ютс  выходами преобразовател , первый и второй знаковые выходы генератора синусно-косинусных функций соединены со знаковыми входами соответственно первохю и второго регистров развертки, суммирующие входы которых соединены с числоимпульсными входами соответственно первого и второго множительных блоков , синхронизирующий выход второ-го множительного блока  вл етс  выходом преобразовател , выходы второго датчика пол рных координат соединен с первыми группами входов второго и третьего коммутаторов, вторые гру пы входов которых соединены с выходами первого и второго датчиков пр моугольных координат соответстве но, знаковый выход первого датчика пр моугольных координат соединен с первыми входами блока поразр дного кодировани  и сумматора, вхо ды которых соединены со-знаковым выходом второго датчика пр моугольных координат и выходом сумматора .соответственно, выходы второго-и третьего коммутаторов соединены со вторыми группами входов первого и второго множительных блоков соответ ственно, тактовые и установочные входы которых объединены и  вл ютс  тактовым и установочным входами пре образовател , выходы первого множительного блока соединены с входами первого регистра развертки и первой группой входов вычислительного блок втора  группа входов которого соеди нена с выходами второго множительно блока и входами второго регистра развертки, выхода первого и второго регистров развертки, вычислительног блока и первого и второго множитель ных блоков  вл ютс  выходами преобразовател . . Блок управлени  содержит два элемента 2И-ИЛИ/ элемент ЗИ-ИЛИ, три триггера, сумматор по модулю и дес ть элементов И, причем установочный вход блока управлени  соединен С первым входом первого элемента 2ИЙЛИ , второй вход которого соединен с выходом первого триггера и первым входом первого элемента И, выход .которого  вл етс  первым выходом блока управлени  и соединен с первым входо элейента ЗИ-ИЛИ и первым и вторым вх дами второго элемента 2И-ИЛИ, третий чётвертый входы которого соединены с первым управл ющим входом блока управлени  и выходом второго триггера , первый вход которого соединен с выходом первого элемента 2И-ИЛИ, первым выходом блока упраблени  и вторым входом элемента ЗИ-ИЛИ, третий и четвертый вход которого соединены со вторым управл ющим, входом блока управлени , тактовый вход кото рого соединен со вторым входом первого элемента И и первым входом второго элемента И, второй вход кото рого соединен со входом третьего эле мента И, первым входом четвертого элемента И, вторым выходом блока управлени  и выходом п того элемента И, первый вход которого соединен с вторым входом второго триггера и инверсным выходом первого триггера, тактовый вход.которого соединен с выходом второго элемента 2И-ИЛИ, п тый и шестой входы которого соединены с выходом третьего триггера и входом п того элемента И, первый вход, запуска блока управлени  соединен с входом первого триггера и инверсным входом первого элемента И, первый вход блока управлени  соединен с третьим входом первого элемента 2И-ИЛИ, п тый вход элемента ЗИ-ИЛИ соединен с третьим выходом блока управлени  и выходом четвертого элемента И, второй вход которого соединен с третьим входом блока управлени , шестой вход элемента ЗИ-ИЛИ соединен с шестым выходом блока-управлени , выходом шестого элемента И, первым входом седьмого элемента И, выход которого соединен с первыми входами восьмого и дев того элементов И, вторые входы которых соединены с выходом сумматора по модулю два, выходы восьмого и дев того элементов И  вл ютс  соответственно седьмым и восьмым выходами блока управлени ,, дес тый выход которого соединен с тактовым входом третьего триггера и выходом дес того элемента И, первый вход которого соединен с инверсным входам шестого элемента И, инверсным входом третьего элемента И и четвертым входом блока управлени , п тый вход которого соединен со вторым входом седьмого элемента И, вход шестого элемента И соединен с выходом второго элемента И и вторым входом дес того элемента И, выход, третьего элемента И  вл етс  четвертым выходом блока управлени , выход элемента ЗИ-ИЛИ  вл етс  п тым выходом блока управлени , второй вход запуска блока управлени  соединен с входом третьего триггера, второй и шестой входы блока управлени  соединены с входами сумматора по модулю два. Вычислительный блок содержит два сумматора, группу элементов НЕ, элег мент НЕ и элемент ИЛИ, причем перва  группа входов вычислительного бло к а соединена с первыми группами входов первого и второго сумматоров, втора  группа входов вычислительного блока соединена со второй группой входов первого сумматора и через группу элементов НЕ со второй группой входов второго сумматора, выходы которого подключены к входам элемента ИЛИ, выход которого  вл етс  первым выходом вычислительного блока , группой выходов которого  вл ютс  выходы первого сумматора, вход переноса второго сумматора соединен с выходом элемента НЕ и первым входом знака первого сумматора, второй ход знака которого соеДинен со вхоом элемента НЕ и входом логическоГО нул  вычислительного блока, выход знака второго сумматора  вл етс  вто рым выходом вычислительного блока. На фиг. 1 представлена блок-схема устройства; на фиг. 2 и 3-- блоксхема бло1са управлени  и вычислитель ного блока. Устройство содержит датчики 1 и 2 пол рных координат, датчики 3 и 4 пр мюугольных координат, генерато синусно-косинусных функций 5, комму татори б, 7 и 8, сумматор 9, блок поразр дного кодировани  10, множи:тельные блоки 11 и 12, регистры 13 и 14 развертки, вычислительный блок 15, блок управлени  16, управл ющие входы 17 и 18 первого коммутатора и второго датчика пол рных координат, тактовый вход 19 множите шых блоков, установочный вход 20 .устройства, -.входы 21-31 блока управлени , выходы 32-39 блока управлени ,входы 40 и 41 перво.й и второй групп первого коммутатора, входы 42 и 43 первой и второй групп второго коммутатора, входы 44 второ группы третьего коммутатора, выходы 45 первого коммутатора, выходы 46 и 47 первой и второй групп генератора функций, выходы 48 и 49 второго и третьего коммутаторов, выходы 50 и 51 3Haka первого и второго датчиков пр моугх)Л)ьных координат, выход 52 сумматора, выход 53 число-импульсно го кода первого множительного блока выход 54 знака синуса генератора функций, выходы 55 первого множител ного блока, выход 56 число-импульсного кода, выход 57 знака косинуса генератора функций, выходр 59 вычис лительного блока, выходы 60 и 61 пе вого и второго регистров развертки, выход 62 синхронизации второго мно1жителБНого блока, выходы 63 и 64 бл ка управлени . Блок управлени  содержит триггеры 65-67, сумматор 68 по модулю два логические элементы 69-81. Вычислительный блок содержит группу 82 элементов НЕ, первый и второй сумматоры 83 и 84, элемент ИЛИ 85 и элемент НЕ 86. Сумматоры 9 и 71 одинаковы и каждый из них реализует операцию сумми ровани  по модулю два двух логических переменных. Каждый из датчиков 1, 2 или 3, 4, в простейшем случае представл ет собой или счетчик или регистр, а в более сложных случа х в.датчике может иметьс  несколько регистров счет.чиков и коммутатор. Генератор функции 5 выполнен на основе цифрового синусно-косинусного преобразовател . Коммутаторы 6, 7 и 8 одинасховы и каждый из них содержит (п+2)12 элементов 2 И-2И-ИЛИ и .инвертор и работает так, что в зависимости от значени  логического сигнала на управл квдем входе, коммутатор пропускает на выходы сигналы кода с первой или второй групп входов коммутатора. Регистры 13 и 14 одинаковы и каждый из них содержит триггер знака и счетчик, в который может приниматьс  информаци  как числоимпульсным, так и параллельным кодом. Преобразователь выполнен на базе потенциальных цифровых элементов , триггеры которой переключаютс  в некоторые моменты времени после окончани  импульсов на их синхронизирующих- входах. Преобразователь может выполн ть как первое преобразо- j вание - воспроизведение по (п+2) разр дному коду (3 и п-разр дному коду г(п+1)-разр дных крдов у и х так и второе преобразование - воспро йзведение по (п+1)-разр дным кодам у2 и х2 (п+2)-разр дного кода р 2 и п-разр дного кода г2. Вес стараего разр да кода р равен Т , а старшие разр ды у кодов у и X знаковые. Коды у, X и г пр мые и нормированы так, что каждому из них соответствует п-разр дное двоичное число (т.е. число у, X и г) модуль которого может измен тьс  в пределах 0.- 1 -2 с весом младаюго разр да 2 . Выполнение в преобразователе первого преобразовани  основано на одновременном решении по формулам 42 ). Второе преобразование выполн етс  в преобразователе за (h+1) тактов. Первые п тактов второго преобразовани   вл ютс  тактелш поразр дного кодировани  дл  нахождени  угла кого, дл  которого наиболее точно выполн етс  -приближенное -равенство 2С05р,-Х251Ир) (3) где риц. - угол, (п+2) -разр дный код которого снимаетс  с группы выходов 41 блока поразр дного кодировани  10 в (п+1)-ом такте второго преобразовани . Яри точном выполнении равенства (3| Ри.ГР в (п+1)-ом faKTe второго преобразовани  находитс  код координаты.. г2 в соответствии с формулой r2-V251h|J2.fX2c05fb2(4) В процессе работы преобразовател  коды.у2 и х2, а также все результаты первого преобразовани  (коды у и х) могут быть сн ты как с групп выходов 60 и 61 регистров 13 и 14, так и с разр дных входов этих, регистров, т.е. знаковые разр ды с выходов 54, 57 генератора функций 5, остальные разр ды с групп выходов 55 и 58 множительных блоков 11 и 12 соответственно . Результат второго вычислени  код Р2 и код г2 снимаютс  с. группы выходов 41 блока поразр дного кодировани  10 и с группы выходов 59 вычислительного блока 15 соответствен но.Предлагаемый преобразователь пре Яусматриваетвозможность программног выполнени во времени первого и второго преобразований с приоритетом дл  первого преобразовани . Про рамма работы преобразовател  осуществл етс  по приход щим на входы 17 , 24 и 25 управл ющим логическим сигналам П17, А24, П25, на входы 18 и 20 - установочным импульсам И18 и И20, на вход 19 - последовательности импульсов ПИ19, на вход 21 - тактовым импульсам ТИ21 и на входы 22 и 23 - импульсам запуска И22 и И23 первого и второго преобра , зований соответственно. Каждый из входных импульсов (исключение.могут составить только импульсы ПИ1Щ) об  зательно совпадает по времени с одним -из импульсов ТИ21. Длительность каждого из импульсов ТИ21 или 11И19 выбрана по возможности наиболее короткой , но и достаточной дл  того, чтобы обеспечить надежное срабатыва ние цифровых схем преобразовател . Дл  импульсов ПИ19 характерно также и то, что они поступают на преобразователь только в течение периода T В процессе работы блок управлени 16вырабатывает на выходах 32, 36, 37, 38, 39, 63 и 64 импульсы И32, И26, И37, И38, И39, И63 И64, а на выходах 33, 34 и 35 - логические уп равл ющие сигналы ПЗЗ, П34 и П35. Сигнал П17 управл ет работой коммутатора 6, а сигнал ПЗЗ - работой ко мутаторов 7 и 8. На коммутатор 6 поступают с вход 17преобразовател  сигнал П17, с группы выходов 40 датчика 1 - код угла jil а с группы выходов. 41 блока поразр дного кодировани  Ю - код угла PJ. Коммутатор 6 по сигналу П17 и кодам PI и pj на группе вых дов 45 вырабатывает код угла |3 такой , что р)тГ7|Ъ{ Ш7М (5) На коммутатор 7 поступает с выхо да 33 блока управлени  16 сигнал ПЗЗ, с группы выходов 42 датчика 2 код г, а с группы выходов 43 датчика 3 - код }у2|. Коммутатор 7 по сигналу ПЗЗ и кодам г и (y2J на группе выходов 48 вырабатывает код ;функции F48 в соответствии с выражением F48--n 3r4n 3JVi/ (б) На коммутатор 8 поступают с выход 33 блока управлени  16 сигнал ПЗЗ, с группы выходов 42 датчика 2 - код гас группы выходов 44 датчика 4 код Ix2f .Коммутатор 8 по сигналу ПЗЗ и кодам г и /х2; на группе выходов 19 вырабатывает код функции F 49 в соответствии с выражением . ( (7J С группы выходов 4Ь коммутатора 6 код J) поступает на входы аргумента генератора функции 5, на управл ющие входы которого с блока управлени  16 поступают сигналы П34 и П35. Генератор (функций 5 i по коду j5 вырабатывает на выходе 54знаковый разр д кода SiH р, выходе 57 - знаковый разр д кода СО9|3. Кроме того, генератор, функций 5 по коду р и сигналам П34 и П35 вырабатывает на группах выхо-, дов 46 и 47 п-разр дные коды функций F 46 и F 47 в соответствии с выражени ми F46-П34СпТв /61И Ь/1П 35Icosft/)- V (8) Р47 П54(пТ5/С05р/ + ПЭ5(91И|Ъ()+ - ПM«-2-) С генератора функций 5 коды F 46 и F 47 поступают на первые группы входов множительных блоков 11 и 12, на вторые группы входов которых с коммутаторов 7 и 8 поступают коды F48 и F 49 соответственно.Кроме того, на корректирующие входы множительных блоков 11 и 12 подаетс  с блока управлени  16 сигнал П34, а на установочные и тактовые входы - соответственно И20 и ПИ19 с входов 20 и 19. Множительный блок 11 по кодам F 46 и F48 и сигналу П34 вырабатывает на группе выходов 55 код функции F 55, а множительный блок 12 по кодам F 47 и F 49 и сигналу П34 - код функции F 58. В св зи с этим работу параллельных умножителей 65 множительных блоков 11 и 12 можно записать выражени ми F55 Р46Р48+П34СР48)и2 Р5в F47 F49 -« П 34 CF49)h 27 гдe(F 48)и (F 49)- разр дные цифры старшего п-го разр да кода F 48 и кода F 49 соответственно. В правых част х выражений (,10) и ( 11) вторые слагаемые  вл ютс  корректирующими и именно с их помощью при получаем F 55 / у2/ и F 58 I х2| . Во врем  каждого в регистре множительного блока 11 (.12) содержитс  (/Со&р/ шести старших разр дов кода /б1и15/((со5р() , а на чис-. о-импульсный умножитель поступают импульсы ПИ19, представл ющие собой на периоде число-импульсный код г( + ), каждый импульс которого имеет вес 2, Поэтому во-врем  каждого Тих множительный блок 11 по кодам |eihp/ и г( + ) вырабатывает на выходе 53 чис- , ло-импульсный код функции F 53, а ножительный блок 12 по кодам| cosр|

и r(+) вырабатывает на выходе 56 число-импульсный код функции F 56. На выходе 26 (62) множительного блока 11 (12) вырабатываетс  числоимпульсныМ умножителем синхронизирующий импульс по каждому шестьдес т четвертому импульсу ПИ19, так как число-импульсный умножитель шистиразр дный и имеет длительность цикла умножени  , равную

- Т,, 26..Tnvn9r (12)

где Тпи19 период частоты следовани  импульсов 11И19.

В момент генерации И26 (И62/ на выходе 53 (56) множительного блока 11 (12) импульс F 53 IF 56) никогда не вырабатываетс , что обусловлено спецификой работы число-импульсного умножител .

С множительного блока 1,1 число импульсный код F 53 и код F 55 поступают на суммирукнций и разр дные входы регистра 13, На вход знакового разр да которого с генератора функций 5 поступает сигнал П54. Аналогично с множительного блока 12 число-импульсный код F 56 и код F 58 поступают на суммирующий и разр дные входы регистра 14, на вход, знакового разр да которого с генератора функ;ций 5 поступает сигнал П57. Кроме того, коды F 55 и F 58 соответственно поступают на первую и вторую группы входов вычислительного блока 15. Вычислительный блок 15 .функционирует так, что на группе выходов 59 вырабатывает код функции

(13)

F 59 F 55 + F 58

на выходе 30 - логический сигнал ИЗО (, если F55 F 58 и , если Г 55 F 58)j на выходе 31 - логический сигнал П31 (, если F 553;F 58 и , если F ) В работе преобразовател  можно выделить вычислительный такт Т, длительность которого не меньше, чем длительность переходных процессов в преобразователе при изменении сиг «нала П170й на сигнал , или наоборот.

Дл  выполнени  в преобразователе вычислительного такта на блок управлени  16 поступают импульсы ТИ21, период частоты следовани  которлх равен Т и выбран из соотношени 

(14) 55

гф5 чмнбв bei5

где - длительность переходных . процессов в генераторе функций 5 при вычислении F 46 и F 47; ty jдлительность переходных процессов параллельного умножител  множительного блока 11 (12); tgg - длительность переходных процессов вычислительного блока 15.

С учетом изложенного рассмотрим работу преобразовател  во времени пр

выполнении такой программы, котора  наиболее полно характеризует устройство и позвол ет сравнить его с прототипом. Пусть программа начинаетс  в некоторый момент начала периода TOX , когда преобразователь не выполн ет никаких вычислений, т.е. триггеры 65-67 блока управлени  16 наход тс  в О, на тактовые входы множительных блоков 11 и 12 импульсы ПИ19 не поступают, а в пам ти преобразовател  содержитс  информаци , обусловленна  программой его работы в предыдущие моменты времени. Пусть в некоторый момент времени рассматриваемого TQ) на преобразователь потудают сигналы , и по одному импульсу И18 и И22. Тогда .по И18 датчик 2 вырабатывает код г 0, а по И22 триггер 65- устанавливаетс  в 1 и начинаетс  вычислителный такт при и . Поэтому к концу такта множительный блок 11 вырабатывает код г . О, множительный блок 12 код F58 /X/ и, а генератор функций 5 - знаковые разр ды кодов у и X, т.е. П54 Зн.у 3H.sln/J и ..со5р и функции . F 46 /slnp/и F 47 .B конце данного такта блок управлени  16  а выходе 63 генерирует импульс ИбЗ, а на выходе 36 импульс И36 по ИбЗ, так как . По ИЗб производитс  запис кода в регистр 13 и кода в регистр 14. Кроме того, по данном}/ И63 на преобразователь приходит импульс И20 и поступает на один из входов блока управлени  16 и установочные входы множительных блоков 11. и 12, По И2И в множительном блок 11 (12 число-импульсный умножитель устанавливаетс  в О, а в его регистр записываетс  Kojijslnftf cos Блок управлени  16 по каждому И20 генерирует И32, который поступает на суммируюошй вход шестого младшего разр да датчика 2. После окончани  данного И32 датчик 2 вырабат1 вает код г(Т) 642 . После окончани  рассмотренного тракта на преобразователь поступает сигнал и запрещает формирование ИЗб по ИбЗ. Начинаетс  следующий .такту к концу которого на входах регистра 13 устанавливаетс  код S I п|5, а на входс1зс.регистра 14 - код х 642 cos. Если в течение последующего времени рассматриваемого периода ох никаких: больше изменений не происходит , то преобразователь при П24П25 0 не реагирует на последующие ИбЗ и подготовлен к формированию развертки по углу .

Claims (3)

1. Формирование развертки происходи по импульсам ПИ19, которые поступают на тактовые входы множительных блоков 1 и 12 в течение всего периода f. Поэтому в течение множи тельные блоки 11 и 12 по ПИ19 генер руют число-импульсные коды 53 и 56 соответственно. Импульсы F 53 сумми руютс  регистром 13, а импульсы F 5 регистром 14. После начала через врем  н левого цикла Т множительный блок 11 (.12) на выходе 26 (62) генерируе первый И26 СИ62). По И26 блок управ лени  16. вырабатывает по одному импульсу И32 и И36. По первому И36 происходит запись в регистр 13 кода уСт), а в: регистре 14 - кода х(Ту В некоторЕ1й момент после окончани  первого И32 датчик 2 генерирует код г - г (2Т) 2-64-2 , а на входах регистров 13 и 14 соответственно ус танавливаютс  коды у(2Т)и х(2Ти). В течение каждого из циклов Ту периода Т|, работа преобразовател  аналогична. Следовательно, в течёиие -го цикла Т периода Ту, на группах выходов 60 и 61 регистров 13 и 14 формируютс  коды у(+) и х(+ развертки по углу р ( в соответст вии с выражени ми b(t) 2-%а-Кь-ЧТ..)51игг. jX(t)%642.(b-.T)C05J 15 где q - номер (0,1,2... ) цикла Ту на периоде t - текущее врем  на периоде такое, что J N(t.q-Ty) - число импульсов ПИ19, поступивших на множительные блоки 11 и 12 на q-bM цикле Т в интервале ;времени от qT ДО t периода Т . Процесс, (15) формировани  разверт ки по углу р. продолжаетс  до тех пор, пока на множительные блоки 11 и 12 поступают импульсы ПИ19. Перирд f заканчиваетс  в момент окончани  импульсов ПИ19 и начинаетс  период TOX Обычно дл  систе1 1 отображени  информации- период Т, выбираетс  из услови . чг. Tnv,9 Так как Тцу,д Т, то Т HXWIH где Т - минимсшьный период следовани  импульсов ПИ19, определ емай быстродействием число-импульсного . умножител . В предлагаемом преобразователе вычисленный цикл Т число ймпульсного умножител  выполн ет условие . Т 64-т 4Т Из (17) следует, что в предлагаемом преобразователе за врем  каждого Т можно выполнить не менее четырех вычислительных тактов Т, а длительность преобразовани  полных кодов ( 16) (17) пол рных координат в пр моугольные координаты определ етс  выражением Т1 16Т . . (18) Рассмотрим работу преобразовател  при выполнении второго преобразовател , в котором осуществл етс  воспроизведение по кодам у2 и х2 кодов /32 и г2. Коды у2 и х2 вырабатываютс  датчиками 3 и4 соответственно.Старшие разр ды у датчиков 3 и 4 зиаковые. Поэтому старший (п+2)-ой разр д кода С2 совпадает со знаковым разр дом кода у2, т.е. (р2) 3н., а (п+1)-ый разр д кода 2 вырабатываетс  на выходе 52 сумматора 9 как сумма по модулю два логических значений знаковых разр дов датчиков 3 и 4, т.е. . ()„ П52 -П5О ®n5-|-3H.V2®3H.X2 Остальные п младших разр дов кода %2 определ ютс  за п тактов поразр дного кодировани , после чего в (п+1)-ом такте второго преобразовани  определ етс  код г2. Преобразо-. ватель позвол ет производить второе . преобразование как на периоде T{jy , так и на периоде ). Рассмотрим выполнение второго преобразовани  только на периоде T0J, а дл  выполнени  второго преобразова ни  на периоде Tji укажем только : отличи . .Пусть запуск второго вычислени  происходит в момент начала некоторого периода , когда триггеры 65, 66 и 67 наход тс  в О, и на преобразователь поступает сигнал П1701 и импульс И23. Тогда на И23 о триггер 67 устанавливаетс  в 1 а блок поразр дного кодировани  10 в состо ние первого такта кодировани . Блок поразр дного кодировани  10 содержит (п+2)-разр дный выходной регистр,(п+1)-разр дный распределитель импульсов и дешифратор, который с помощью распределител  имцульсов управл ет переключением п млададих разр дов выходного регистра по алгоритму поразр дного кодировани . Распределитель импульсов выполнен на сдвиговом регистре, в котором в любой момент времени только один из триггеров может находитьс  в 1. На блок поразр дного кодировани  10 поступают с датчика 3 сигнал П50 СЭ2))ц. с сумматора 9 - сигнал П52(р2)и-|-« , с входа 23 преобразовател  - импульс И23, ас блока управлени  16 - импульс И37 конца такта кодировани , импульс ИЗБ уменьшени  кода и импульс И39 увеличени  кода. По И23 блок поразр дного кодировани  10 устанавливаетс  в состо ние первого такта кодировани , при котором его распределитель находитс  в состо нии 10...О, а его выходной регистр в состо нии, соответствующем углу ((2 VsL (p2V+-f .-ИС |4 В процессе выполнени  второго преобразовани  распределитель производит распределение блока поразр дного кодировани  имцульсов И38 и И39 таким образом, что в каждом j-oM такте кодировани  осуществл ет переключение .триггеров выходного регисра так, что в выходном регистре по Й38 триггер разр да ()- j и разр да (п-|) устанавливаютс  в .. О и в 1 соответственно, а поИ 39 триггер разр да (п+1)- j остаетс  в состо ние 1 итриггбр разр да (n-j) переключаетс  из О в 1 В процессе второго преобразовани  «лок поразр дного кодировани  10 вырабатывает на выходе 28 признак И28 первого такта кодировани , на выходе 29 -признак П29 . (п+1)-го такта второго преобразовани , на вы ходе 27 - (п+1)-ый разр д кода JJ2, а на группе выходов 41 - код лj, В течение второго преобразовани  на .преобр.азователь поступает сигнс1л , а блок управлени  16 вырабатывает сигналы П3301, , . Второе преобразование запускаетс  по И23, по которому начин етс  первый такт кодировани . Б теч ние первого такта кодировани  блок: поразр дного кодировани  10 вырабатывает сигналы , , И27 (Р2)и+1 и код . В конце каждого такта .второго преобразовани , кроме последнего ( такта, блок управлени  16 по ТИ 21 генерирует импульс И37 конца такта кодировани . К концу первого такта кодировани  . вырабатываютс  ;генератором синусно-косинусных функ ций 5 сигналы . у2, . х и коды F 46 F , множительным блоками 11 и 12 - код ко F , а вычислительным блоком 15 - сигнал ПЗО (, если/у2/ /х и , если/у2/ #/х2Ли сигнал (, если / и , есл /у2/ /х2 Л . В конце первого такта кодировани  блок управлени  16 по И при генерирует И36, по которо му в регистры 13 и 14 занос тс  коды у2 и х2 дл  отображени  через вр м  Т координатной точки (у2, х2). Кроме того, в первом такте, как в любом другом такте поразр дного кодировани , блок управлени  16 по И37 при генерирует И38 либо И39. Причем, при , И38 и И39 не вырабатываютс , так как ft2 при и П27 4- вырабатываетс  И38, означа , что ftj fft2 при и П27 вырабатываетс  И3 означа , что|9 р5. Поэтому в конце каждого j-ro такта поразр дного кодировани  по И38 ( или И39) дл  последующего Tj+D-ro такта второго преобразовани  устанавливаетс  код Р (или ). Каждый J-й такт кодировани  при отличаетс  от первого такта только тем, что в этих тактах управление работой генератора функций 5 произ водйтс  по сигналам и . Поэтому к концу j-ro такта кодировани  (при ) вычислительный блок 15 вырабатывает сигнал ПЗО , если y2-cospj x2stn| j и ,-если y2cos-p34x2slrtjaj и сигнал П31 ( , если/ y2cospj|3 sInpj)H , если/х2-со8|)/х2-slnpj).. Следовательно, после п тактов второго преобразовани  на группе выходов 41 блока поразр дного кодировани  10 вырабатываетс  и начинаетс  последний(п+Г)-и такт второго .преобразовани , в котором блок управлени  16 дл  генератора функций 5 вырабатывает сигналы П34 . Поэтому к концу преобразовани  на группе выходов 59 вычислительного блока 15. вырабатываетс  код F60 -r2-V2.54H(b2 + XacoSp2 В конце второго преобразовани  блок управлени  16 генерирует И64 конца преобразовани . Импульс И64 поступает на счетный вход триггера 67 и на выход дл  осуществлени  съема с преобразовател  кодов р2 и г2.. В некото мй момент после окончани  И 64 триггер 67 переключаетс  в О На этом цикл второго преобразовани  заканчиваетс , а следующий цикл начинаетс  с приходом очередного И23. Длительность цикла второго преобразовани  на периоде составл ет + -)Т-СИ + Л(Г6Т) (19). Как отмечалось, второе преобразование может также проводитьс  на периоде Тцх/ т.е. одновременно с формированием раз вертки. Отличие в выполнении в.торого преобразовани  на периоде Т от выполнени  его на периоде foj заключаетс  в том,, что за врем  до окончани  очередного те -/сущего цикла развертки Т , не , чем Т, с выхода 37 блока управ-, лени  16 снимаетс  импульс с окончани  некотороготакта второго вычислени . По И37 на преобразователь поступает сигнал и очередной Й22, который устанавливает триггер 65 в 1. Триггер 65 состо нием 1 ПРОИЗВОДИТ прерывание в выполнении второго преобразовани  и осуществл ет в преобразователе первое преобразование по полным кодам т.е. по коду р) и. коду г (q+1) к моменту окончани  q-ro цикла Т развертки . В момент окончани  q-ro цикла Т,, развертки множительный блок 11 генерирует И26, по которому блок управлени  16 переводит преобразова тель на формирование Cq+D-ro.цикл развертки, т.е. генерирует И32 и И36. В блоке управлени  16 по каждо му Й32, если триггер 65 находитс  в 1., триггер 66 устанавливаетс  в 1. Триггеры 66 и 67 СОСТОЯНИЯМИ 1 разрешают прохождение на счетный вход триггера 65 очередного импульса ИбЗ, который во времени как совпадать, так и не совпада с И26, После окончани  импульса на счетном входе триггера 65, триггер 65 переключаетс  в О и разрешает продолжение выполнени  второго преобразовани . В зависимости от соотношени  меж ду Т и Т между прерывани ми происх дит выполнение не менее трех тактов второго преобразовани  17, после чего по соответствующему И37 производитс  очередное прерывание второго преобразовани  дл  выполнени , перехода по И26 к следующему циклу fy формировани  развертки и . При применении предлагаемой спос реализуетс  преимущественно дл  Поэтому произведем дл  сравнение быстродейстзви  за вл емого преобразовател  с известным получаем их протуи и ПХ VYIIH J прет (21) ,Т2прот /12 64 (22 -„ Следовательно , сравниваемые объекты имеют одинаковое быстродействи при форьшровании развертки 20, а пр преобразовани х по полным кодам коо динат за вл емый преобразователь им ет примерно в 64 раза более высокое быстродействие, чем известный. При реализации сравниваемых объектов дл , например на базе цифровых:, гликросхем серии 133, объем оборудовани  предлагаемого преобразовател  примерно в 1,5 раза больше, чем объ ем оборудовани  известного. . Формула изобретени  1. Цифровой преобразователь-коорд нат, содержащий первый и второй датчики пол рных координат, первый коммутатор , генератор СИНУСНО-косинусных функций, блок управлени , первый и второй датчики пр моугольных коорди нат, первый и второй множительныеблоки , первый и второй регистры разверток , блок поразр дного кодировани  и сумматор, причем выходы блока поразр дного кодировани  соединены с первой - группой входов первого коммутатора , втора  группа входов которого соединена с выходами первого датчика пО л рнкх координат, выходы первого коммутатора соединены с группой входов генератора синусно-косинусных функций, перва  и втора  группы выходов которого, соединены с первыми группами входов соответственно первого и второго множительных блоков , управл ющий вход первого коммутатора  вл етс  входом преобразовател , отличающийс  тем, что, с целью повышени  быстродействи , в него введены второй и третий коммутаторы и вычислительный блок, причем установочный, тактовый, первый и второй управл ющий входы блока управлени   вл ютс  входами преобразовател , первый, второй, третий и четвертый входы блока управлени  соединены , соответственно с синхронизирующим выходом первого множительного блока, первым, вторым и третьим управл ющими выходами блока поразр дного кодировани , п тый и шестой входы блока управлени  соединены с первым и вторым управл ющими выходами вычислительного блока, первый и второй входы запуска блока управлени ,  вл ютс  входами преобразовател , второй вход запуска блока управлени  соединен с установочным входом блока поразр дного кодировани , первый выход блока управлени  соединен с cyviMKрующим входом второго датчика пол рных координат, управл ющий вход кото-рого  вл етс  входом преобразовател , второй выход блока управлени  соединен с управл ющими входами второго и третьего коммутаторов, третий; выход блока управлени  соедиЕ ен с первым управл ющим входом генератоо ра синусно-косинус ных функций и уЩгав;л ющими входами первого и второго множительных блоков, четвертыг выход .блока управлени  соединен со вторым управл ющим входом генератора синуснокосинусных функций, п тый выход блока управлени  соединен с входами записи первого и второго регистров развертки, шестой, седьмой и восьмой выходы блока управлени  соединены , ь соответственно .с входом импульса конца кодировани , входом импульса уменьшени  кода и входом импульса увеличени  кода блока поразо дного кодировани , дев тый и дес тый выходы блока управлени   вл ютс  выходами преобразовател , первый и второй знаковые выходы генератора синусно-косинусных функций соединены со знаковыми входами соответственно первого и второго регистров развертки, суммирующие входы которых соединены с число- импульсными входами соответственно первого и второго множительных блоков , синхронизирук чий выход второго множительного блока  вл етс  выходом преобразовател , выходы второго датчика пол рных координат соединены с первыми группами входов второго и третьего коммутаторов, вторые группы

   входов которых соединены с выходами первого и второго датчиков пр моугол ных координат соответственно,знаковы выход первого датчика пр моугольных координат соединен с первыми входами блока поразр дного кодировани  и сумматора вторые входы которых соединены со знаковым выходом второго датчика пр моугольных координат и выходом сумматора соответственно, выходы второго и третьего коммутаторов соединены со вторыми группами входов первого и второго.множительных блоков соответственно, тактовые и установочные , входа которых объединены и  вл ютс  тактовым и установочным входами преобразовател , выходы первого множительного блока соединены с входами первого регистра развертки и первой группой входов вычислительного блока, втора  группа входов которого соединена с выходами БТОрого множительного блока и.входами второго регистра развертки, выходы первого и второго регистров развертки , вычислительного блока и первого и второго множительных блоков  вл ютс  выходами преобразовате™ л .
2. 2. Преобразователь по п, 1, о т л . ичающийс  тем, что блок управлени  содержит два элемента 2И-ИЛИ, элемент ЗИ-ИЛИ, три триггера , сумматор по модулю два и дес ть элементов И, причем установочный вход блока управлени  соединен с первым входом первого элемента 2И-ИЛИ, второй вход которого соединен с. вьксодом первого триггера и первым входом первого элемента И, выход которого  вл етс  первым выходом блока управлени  и соединен с первым входом элемента ЗИ-ИЛИ и первым и вторым входами второго элемента 2И-ИЛИ,третий и четвертый входы которого соединены с первым управл кицим входом блока управлени  и выходом второго триггера, первый вход которого соединен с выходом первого элемента 2И-ИЛИ, первым выходом блока управлени  и вторым входом элемента ЗИ-ИЛИ, третий и четвертый вход которого соединены со вторым управл ющим входом блока управлени , тактовый вход которого соединен со вторым входом первого элемента И и первым входом второго элемента И, второ вход которого соединен со входом третьего элемента И, первым входом четвертого элемента К, вторым выходом блока управлени  и выходом п того элемента И, первый вход которого соединен с вторым входом второго триггера и инверсным выходом первого триггера, тактовый вход которого соединен с выходом второго элемента 2И-ИЛИ, п тый и шестой входы которого соединены с выходом третьего триггера и вторым входом п того элемента И, первый вход запуска блока управлени  соединен с входом первого триггера и инверсным входом первого элемента И, первый вход блока управлени  соединен с третьим входом первого элемента 2И-ИЛИ, п тый вход элемента ЗИ-ИЛИ соединен с третьим выходом блока управлени  и выходом четвертого элемента И, второй вход которого соединен с третьим входом блока управлени , шестой вход элемента ЗИ-ИЛИ соединен с шестым выходом блока управлени , выходом шестого элемента И, первым входом седьмого элемента И, выход которого соединен с первыми входами восьмого и дев того элементов И, вторые входы которых соединены с i ;входом сумматора по модулю два, вы-, ходы восьмого и дев того элементов И  вл ютс  соответственно седькым и воськым выходами блока управлени , дес тый выход которого соединен с тактовым входом третьего триггера и выходом дес того элемента И, первы вход которого соединен с инверсным входом шестого элемента И,.инверсным входом третьего элемента И.и четвертым входом блока управлени , п тый вход которого соединен со вторым входом седьмого элемента И, вход шестого элемента И соединен с выходом второго элемента И и вторым входом дес того элемента И, выход третьего элемента И  вл етс  четвертым выходом блока управлени , выходэлемента ЗИ-ИЛИ  вл етс  п тым выходом блока управлени , второй вход запуска блока управлени  соединен с входом третьего триггера, второй и шестой входы блока управлени  соединены с входами сумматора по модулю два.
3. 3. Преобразователь по п. 1, отличающийс  тем, что вычислительный блок содержит два сумматора, группу элементов НЕ, элемент НЕ.и элемент ИЛИ, причем перва  группа входов вычислительного блока соединена с первыми группами входов первого и второго сумматоров, втора  группа входов вычислительного блока соединена со второй группой входов первого сумматора и через группу элементов НЕ со второй груйпой 1 входов второго сумматора,выходы которого подключены к входам элемента ИЛИ выход которого  вл етс  первым выходом вычислительного блока, группой выходов которого  вл ютс  выходы первого сумматора, вход переноса второго сумматора соединен с выходом элемента НЕ и первым входом знака первого сумматора, второй вход знака которого соединен со входом элемента НЕ и входом логического нул  вычислителного блока, выход знака второго сумматора  вл етс  вторым выходом вычислительнохо блока.

   Источники информации, прин тые во внимание при экспертизе

   1. Задубовский И.И., Красноголовый Б.Н, Цифровой генератор радиаль нс гхруговой развертки. Извести 

   ВУЗОВ, Радиоэлектроника т. 17, 2, 1974.

   2. Авторское свидетельство СССР по за вке 2513089/24, кл. G 06 F 15/20, 01.80.77. (прототип ) .

   55

   58

   S2

   In

   Шина логического О

   л

   55

   85

   fpЗнр

   Зн.р

   31 пр

   HL

   30

   S5

   IP

   8Ь

   Перенос