SU1282120A1 - Устройство дл вычислени степенных функций - Google Patents

Abstract

Устройство может быть применено в специализированных цифровых вычислител х дл  извлечени  корн  и возведени  в степень двоичных чисел. Устройство позвол ет расширить класс решаемых задач за счет возможности вы- числени  выражений вида -Jx, хУ х Устройство содержит регистр подкоренного выражени , регистр аргумента, шифратор произведений разр дов аргумента , первый коммутатор, вход управлени  записью по первому и второму информационньм входам регистра подкоренного значени , сумматор,. регистр итерации, схему сравнени , регистр показател  степени, регистр показател  корн , второй коммутатор, дешифратор , шифратор показател  степени, дешифратор режима, шифратор номера такта, элемент Ш1И, первый элемент И, второй элемент И, блок управлени , вход подкоренного значени  устройства, выход результата возведени  в степень устройства, вход аргумента устройства, входы показател  степени корн  режима устройства,информационный вход регистра аргумента,входы сброса,разрешени  сдвига, разрешени  записи регистра аргумента, выход регистра аргумента, информационный, управл ющий входы первого коммутатора, выход коммутатора, вход запуска, установки в начальное положение числа тактов устройства, вы- выход разрешени  вычислений, управле- 5 ни  режимом, тактовые входы признака i извлечени  корн  и возведени  в ста- I пень блока управлени . 4 ил. (Л

Description

11282120 - 2

Изобретение относитс  к вычисли- Регистр аргумента содержит триг- тельной технике и может найти применение в специализированных вычислитегеры 44, элементы И 45, элемент И-НЕ 46, элемент 2И-ИЛИ 47.

л х дл  вычислени  выражени  вида М1Г, xfx , х , где m - показате.ль корн , п - показатель степени.

Цель изобретени  - расширение класса решаемых задач зй счет возможности вычислени  вьфажени  вида IJ..

На фиг.1 представлена функциональна  схема устройства; на фиг.2 - пример выполнени  регистра аргумента на фиг.З - пример выполнени  первого коммутатора дл  коммутации одной из возможных конъюнкций; на фиг.4 - функциональна  схема блока управлени .

Регистр аргумента содержит триг-

геры 44, элементы И 45, элемент И-НЕ 46, элемент 2И-ИЛИ 47.

Коммутатор содержит вход 48 про- изведений разр дов аргумента, управл ющие входы 49 и 50, элементы И 51, элементы ИЛИ 52, выходы 53 разр дов конъюнкции, выход 54 коммутатора.

Блок управлени  содержит генера- тор 55 тактовых импульсов, регистр 56 тактов, элемент И-НЕ 57, коммутатор 58, дешифратор 59 тактов, триггер 60 запуска, триггер 61 режима, элемент ИЛИ 62, элемент И 63.

Устройство функционирует следующим образом.

Устройство может работать в трех режимах: извлечени  корн  - зГ,

„ „ извлечени  корн  из числа в п-й стеУстроиство содержит регистр 1 wirv

„ ги пени -Jx , возведени  в степень х . коренного значени , регистр, 2 аргумента , шифратор 3 произведений раз- Вычисление корн  у производитс  р дов аргумента, первый коммутатор -следующим образом. Сначала предполага-, 4, выход 5 управлени  записью по пер- етс , что первый (старший) значащий раз- вому и второму информационным входам, 25 р д корн  равен единице, а все осталь- сумматор 6, регистр 7 итерации, схе- ные -.нулю. Образуетс  приближенное му 8 сравнени , регистр 9 показател  число первого такта ,100... Число степени, регистр 10 показател  корн , у1 возводитс  в степень m и сравнива- второй коммутатор 11, дешифратор 12, етс  со значением Xj при этом если шифратор 13 показател  степени, де- 30 , то у1 1,если у1р , то шифратор 14 режима, шифратор 15 номе- . Затем образуетс  приближенное ра такта, элемент ИЛИ 16, первый эле- число второго такта , ., мент И 17, второй элемент И 18, блок которое возводитс  в т-ю степень и 19 управлени ., вход 20 подкоренного сравниваетс  с х,причем если ,то значени  устройства, выход 21 резуль- , если х(у2(, то .Дл  всех тата возведени  в степень устройст- остальных тактов производ тс  анало- ва, вход 22 аргумента устройства, гичные операции-дл  г-го такта у выход 23 значени  корн  устройства, 0,у1, у2,..., у., 1, которое возво- входы показател  степени 24, корн  дитс  в т-ю степень и аналогичным об- 25 режима 26 устройства, информацион- 40 разом сравниваетс  с х (г - разр дный вход 27 регистра аргумента, вход ность чисел, выраженных правильными

дроб ми). Последовательность получаемых значений у1,у2,..., У f, есть искомое значение корн .

45 Вычисление производитс  следующим образом. Сначала число х возводитс  в степень п, а затем производ тс  действи  по описанному алгорит28сброса регистра аргумента, вход

29разрешени  сдвига регистра аргумента , вход 30 разрешени  записи регистра аргумента, выход 31 регистра аргумента, информационный вход 32 первого коммутатора, управл кицие входы 33 и 34 второго коммутатора, выход 35 коммутатора, вход 36 запуска устройства, вход 37 установки в

му, с той разницей, что сравнение

50очередного значени  |Z;f производитс 

начальное положение устройства, входсо значением х. 38 числа тактов устройства, выход Возведение числа х производитс 

38 разрешени  вычислени  управлени следующим образом. Рассмотрим диаграмзаписью по первому входу блока управ-му возведени , в которой использованы лени , выход 40 управлени  режимом 55 числа разр дностью , а показатель

блока управлени , тактовый вьЬсодстепени может принимать значени  п

41 блока управлени , входы признака 2,3. Процесс возведени  в степень

извлечени  корн  42 и возведени  вразделен на тактов. В каждом такстепень 43 блока управлени .те по вл етс  следующий разр д, начиму , с той разницей, что сравнение

на  со старшего.На первом этапе диаграммы возведени  показано возведение числа X в степень 2. Так как оба умножаемых числа одинаковы, то конъюнкции диаграммы можно видоизменить по равен-  ствам ,,,,, ,,,,,После суммировани  одинаковых конъюнкций образуетс  результат первого этапаВ2 в виде совокупности определенным об- разом расположенных кЪнъюнкций 1,12,2, 13,23,3,14,24,34,4, сумма которых равна X. Умножим полученную совокупность В2 на X последовательно разр д за разр дом. При умножении какого-либо разр да х на конъюнкцию, уже содержащую значение данного разр да, эта

Диаграмма возведени 

1

12

О,

2

.13 23

14

234

24

13

12 12

12

123 14

123

конъюнкци  остаетс  без изменени . Если конъюнкци  не содержит значени  данного разр да, то в нее записываетс  номер этого разр да х по пор дку номеров. Сумма одинаковых конъюнкций дл  полученных на втором этапе промежуточных совокупностей дает совокупность конъюнкций второго этапа ВЗ, сумма конъюнкций которой равна х . Совокупность В2 состоит из конъюнкций вход щих в состав совокупности ВЗ. Из вз тых по или совокупностей В2 и ВЗ можно составить суммарную совокупность коньюкций с учетом потак.тного образовани  коньюкций совокупностей В2, ВЗ.

3 34

Г этап В2

II этап

13 134

24

14

23 234

24

Разр д I О I 1 I 2 I 3 I 4 I 5 Г 6 7 8 9 IlO

23

13 23 3 134 234 34 14

124 24 134 234

14 24

1 такт

2такт

3такт

4 такт

1 такт

3 такт

4 такт

124 124

134 134 234

11 12 /

34

34 34

ВЗ

234

712821208

Диаграмма коммутации шифратор-произведений разр дов аргумента

- Можно заметить, что все конъюнкции предьщущих тактов вход т в состав конъюнкций последнего такта. Допустим, что есть регистр 2 аргумента, выхо- 35 ды которого соединены с входами шифратора 3 произведений разр дов аргумента , блока элементов И, таким образом , чтобы на выходах последнего были образованы все конъюнкции последнего такта. Разр ды регистра 2 аргумента пронумерованы также, как и разр ды числа х (старший разр д имеет номер 1 и находитс  на схеме ввода справа). Пусть в регистр 2 apry-i. мента со стороны входного разр да вводитс  число X старшими разр дами вперед, что описываетс  схемой ввода

Схема ввода

В первом такте во входном разр де регистра 2 аргумента записываетс  разр д 1 числа х, а в остальных разр дах - нули. На месте конъюнкции 4 образуетс  конъюнкци  1, образование остальных конъюнкций блокировано нул ми в других разр дах регистра 2 аргумента . Во втором такте во входной разр д регистра 2 аргумента записываетс  разр д 2 числа х, а разр д 1 сдв игаетс  в следующий разр д регистра 2, На месте конъюнкции 4 образуетс  конъюнкци  2, на месте конъюнкции 34 конъюнкци  12, Аналогично в третьем и четвертом тактах образуютс  все конъюнкции четвертого такта. Дл  получени  результата возведени  в . степень нужно просуммировать конъюнкции первого, второго, третьего и четвертого тактов. Дл  этого нужно в каждом такте подавать конъюнкции на соответствующие разр ды сумматора 6,

.Составим диаграмму коммутации, определ кщую подключение конъюнкций к входам сумматора. По горизонтали диаграммы коммутации откладываютс  разр ды, а по вертикали - номера тактов и вид конъюнкций, В правом столб912

де дано условное обозначение шифратора произведений разр дов аргумента в конъюнкци х поспеднего чет- вертого такта. В поле диаграммы коммутации цифрами 2 и 3 соответственно дл  показател  степени 2 и 3 указываетс  наличие конъюнкции данного вида в соответствующем разр де. Диаграмма коммутации показывает, какие конъюнкции в каких тактах подавать в соответствующие разр ды сумматора. 1

Рассмотрим работу устройства в режиме извлечени  корн . В исходном состо нии есть сигнал установки на входе 37, на входы 25 подаетс  код показател  корн , на входы 26 - код режима, на входы 20 - подкоренное выражение, на вход 36 - сигнал запуска , сигнал на выходе 39 в этот мо мент равен нулю. Триггер 61 режима при извлечении корн  устанавливаетс  в единицу. Первым тактом после сн ти сигнала установки на входе 37 включаетс  в единицу триггер 60 запуска, обнул ютс  разр ды регистра 7 итерации и все разр ды регистра 2 аргумента , кроме первого, входного, в кото- рьй записываетс  единица. В регистр

10показател  корн  записываетс  код показател  корн , в регистр 1 подкоренного значени  - значение подкоренного выражени  с входов 20, тик как

на выходе элемента И 18 присутствует ноль, который включает запись входов 20. При наличии на выходе элемента И 18 единицы в регистр 1 подкоренного значени  производитс  запись по второй группе входов с выходов 21. Таким образом, первым тактом в ре- гистр 1 аргумента записываетс  подкоренное выражение х, первый разр д регистра аргумента 2 устанавливаетс  в единицу, а все остальные обнул ют- с  . Регистр 7 итерации обнул етс  также первым тактом. На выходе дешифратора 14 режима есть единица, на двух других выходах - нули. Эта единица подаётс  на блок 19 управлени  и устанавливает в единицу триг- гер 61 режима. Во втором коммутаторе

11сигналом с выхода 40 подключаетс  значение кода показател  корн  к входам дешифратора 12, выходы которого подключены к входам шифратора 13 по- казател  степени, блок 19 управлени 

по выходам 41 выдает сигналы таким образом, чтобы в каждом такте был сигнал единицы только на одном из вы20

10

ходов, а дл  каждого сигнала - свой провод. Сигналы с выходов 41 подаютс  на входы шифратора 15 номера тактов . На выходах шифратора 15 номера тактов образуютс  сигналы такт 1, Д такт 2,такт 3, Такт 4,Такт 2+3, Такт 3+4 согласно с диаграммой коммутации.Сигналы с выходов шифратора 1 5 номера такта подаютс  на управл ющие входы 33 коммутатора 4. В первом такте в регистре 2 записано число . В шифраторе 3 произведений разр дов аргумента образуетс  конъюнкци  1 согласно с ранее рассмотренной схемой образовани  конъюнкций На вторую группу входов сумматора 6 подаютс  значени  разр дов регистра 7 итерации. С выходов сумматора 6 сумма подаетс  на входы регистра 7 итерации и на первую группу входов схемы В сравнени , на вторую группу входов которой подаетс  значение подкоренного выражени  х с выходов регистра 1. Схема 8 сравнени  выдает сигнал единицы, если значение выходного кода сумматора меньше или равно X, и ноль, если это значение больше X. Сигнал с выхода схемы 8 сравнений  вл етс  соответствующей цифрой корн  и подаетс  на выход 23, на вход 29 регистра 2 аргумента и на вход элемента И 17. Если очередна  цифра корн  единица, то следующим TaKTjM значение единицы из первого разр да регистра 2 аргумента сдвигаетс  в следующий разр д, в первом остаетс  единица, а в остальных разр дах происходит сдвиг. Если очередна  цифра ноль, то следующим тактом во второй по пор дку сдвига разр д регистра 2 аргумента записываетс  ноль,.так как на входе 29 ноль, во

входном (первом) разр де останетс  единица, а в остальных разр дах происходит сдвиг на один разр д. Если очередна  цифра корн  единица, то следующим тактом в регистр 7 итерации без смещени  записываетс  значение Кода с выходов сумматора 6, если очередна  цифра корн  ноль, то следующим тактом в регистр итерации запись не производитс . Управление записью в регистр итерации производитс  сигналом с выхода элемента ИЛИ 16 Если этот сигнал единица, то запись разрешена, если - ноль, то записи в регистр итерации 7 нет и он находитс  в состо нии пам ти. Если значение /приближенного числа у1/ боль

ше подкоренного выражени , то изменни  содержимого регистра итерации н происходит.

Подача значений конъюнкций очередных тактов на входы сумматора 6 про- изводитс  с помощью коммутатора 4 согласно с диаграммой коммутации.

Дл  рассматриваемого примера в последнем четвертом такте образуютс  конъюнкции 4,34,24,234,134,124. Пер- вый (входной) разр д регистра 2 аргумента в этих обозначени х имеет номер 4, следующий - номер 3 и т.д. согласно с представленной ранее схемой ввода. С выходов шифратора 3 произведений разр дов аргумента значени  конъюнкции подаютс  на входы 32 коммутатора 4, который построен согласно с диаграммой коммутации На один из входов каждого элемента И коммутатора 4 подаетс  значение соответствующей конъюнкции с выхода шифратора 3, на второй вход - сигнал управлени  соответствующего такта , в котором данна  конъюнкци  подключаетс  к входу сумматора 6 данного разр да, на третий вход подаетс  сигнал, обоз начающий показатель корн  или степени. Выходы элементов И  вл ютс  выходами 35 соответствующих разр дов коммутатора 4. Если значение сумматора меньше или, равно х, то вторым тактом производитс  запись значени  выходного кода сумматора 6 в регистр 7 итерации и сдвиг в регистре 2 с записью единицы во входной разр д. С выходов регистра 7 итерации на входы сумматора 6 подаетс  сумма предыдущего такта, где суммируетс  с конъюнкци ми второго такта. На выходах сумматора 6 образуетс  сумма второго такта, котора  сравниваетс  со значением х на схеме сравнени . Результат извлечени  корн  получаетс  на выходе 23 последо-. вательно старшими разр дами вперед. Второй коммутатор 11 переключает значени  показателей корн  и степени с выходов регистров 10 и 9 по сигналу с выхода триггера 61 режима блока 19 управлени . Если триггер 61 в единице, то передаетс  код показател  корн , если в нуле, то - код показател  степени.

В режиме возведени  в степень числа х,на входах 26 устанавливаетс  код режима возведени  в степень. Триггер 61 режима сигналом с выхода

5

0

5

.5

О

0

5

0

возведени  в степень дешифратора 14 режима устанавливаетс  в ноль, на входе разрешени  записи регистра, 7 итераций, посто нно присутствует единица, и каждым тактом в него записываетс  код с вьгходов сумматора 6. При значении триггера 61 режима ноль регистр 2 аргумента работает на последовательный ввод числа X, подаваемого по входу 22 старшими разр дами вперед, где старший разр д х подает- с  при нулевом значении на выходе 39 и первым тактом записываетс  в регистр 2 аргумента. Образование . конъюнкций в тактах и подача их на сумматор 6 производитс  также, как и при извлечении корн , с той разницей , что выходное значение сумматора

6записываетс  в регистр 7 итераций каждым тактом и не зависит от выходного сигнала схемы 8 сравнени . Результат возведени  в степень записываетс  в регистр 7 по г+1 такту и подаетс  на выходы 21. В режиме вычислени  корн  из числа х в п-й степени сначала производитс  возведение числа X в степень за первый цикл в r+l тактов при значении триггера 61 режима, равном нулю. Затем во втором цикле

из г+1 тактов при значении триггера 61 режима, равном единице, произво- г дитс  вычисление корн  т-й степени из числа х. При этом по первому такту второго цикла результат ни  в степень х с выходов регистра

7итераций записываетс  во второй группе входов в регистр 1 подкоренного значени . Затем во втором цикле производитс  процесс извлечени  корн  из числа х , а сравнение выходного значени  сумматора 6 производитс  не с X, а с х. Результат выдаетс  последовательно старшими разр дами вперед по выходу 23.

Работа блока 19 управлени . По шинам 38 на блок 19 управлени  подаетс  код разр дности, который поступает на дешифратор 59 тактов. Выходы дешифратора 59 тактов соединены с управл ющими входами коммутатора 58, чем определ етс  подключение соответствующего разр да регистра - распределител  56 к выходу коммутатора 58. Пусть триггер 60 запуска и регистр 56 тактов в нуле. Первым тактом после сн ти  сигнала установки включаетс  в единицу триггер 60 запуска, на выходе 23 образуетс  первый разр д

корн . Вторым тактом в первьм разр д регистра 56 записываетс  единица, на выходе 23 образуетс  второй разр д корн . Далее единица продвигаетс  в регистре 56 каждым следующим тактом до тех пор, пока она не по витс  на выходе коммутатора 58 в виде г-состо ни , которое подаетс  на К-вход триггера .60 запуска и на С- вход триггера 1 режима. По г+1 такту триггер 60 запуска переходит в ноль, обнул етс  регистр 56 тактов, следующим тактом начинаетс  новый цикл. Триггер 61 в режиме извлечени  корн  посто нно включен в единицу, а в режиме возведени  в степень - в ноль. Режим извлечени  корн  из числа в степени п содержит два цикла - цикл возведени  в степень, при котором триггер 61 режима в нуле, и цикл извлечени  корн , при котором триггер 61 режима в единице. Триггер 61 переключаетс  в единицу после окончани  первого цикла отрицательным фронтом г-состо ни  с выхода коммутатора 58, т.е. под действием г+1 такта. При первом такте второго цикла будет уже режим извлечени  корн , аналогично при переключении триггера 61 режима из единицы в ноль. При смене режимов из режима извлечени  корн  в режим извлечени  корн  из числа в степени HJOKHO предварительно по- дать сигнал установки на вход 37 ,или провести смену через подачу кода режима возведени  в степень с тем расчетом, чтобы триггер 61 режима в исходном состо нии был в нуле. .При всех остальных переходах из режима в режим достаточно установки кода режима на входах 26.

Claims (1)

1. Формула изобретени 

   гистра подкоренного значени  соединен Устройство дл  вычислени  «45 выходом второго элемента И, первый ,

   вход которого соединен с выходом признака извлечени  корн  дешифратора режима, второй вход второго элемента И соединен с выходом управлени  реных функций, содержащее регистр аргумента , дешифратор, шифратор показател  степени, сумматор, шифратор произведений разр дов аргумента и первьй коммутатор, причем выходы дешифратора50сеймом блока управлени , тактовый вы- соединены с входами шифратора показа-ход которого соединен с входом шифра- тел  степени, выходы которого соёди-тора номера такта, выход которого иены с управл ющими входами первогосоединен с управл ющим выходом перво- KONfMyTaTopa, информационные входы ко--го коммутатора, выход которого сое- торого соединены с выходами шифрато- 55Д с первым информационным входом ра произведеиий разр дов аргумента,сумматор:а, второй информационный входы которого соединены с выходамивход которого соединен с выходом ре- разр дов регистра аргумента, о т -гистра итерации, вход разрешени  за- л и ч а ю щ е е с   тем, что, с це-писи которого соединен с выходом элелью расширени  класса решаемых задач за счет вычислени  корн  га-степени, в него дополнительно введены регистр показател  корн , второй коммутатор,

   дешифратор режима, шифратор номера такта, схема сравнени , регистр итераций , регистр подкоренного значени , два элемента И, элемент ИЛИ и блок управлени , причем входы значений показател  степени и показател  корн  устройства соединены с информационными входами регистра показател  степени и регистра показател  корн  соответственно , выходы регистра показател  степени и регистра показател  корн  соединены с первым и вторым информационными входами второго коммутато- ра соответственно, выход второго коммутатора соединен с входом дешифратора , управл ющий вход второго коммутатора соединен с входом разрешени  записи регистра аргумента, с первым входом первого элемента И, с первым инверсным входом элемента ИЛИ и с выходом управлени  режимом блока управлени , выход разрешени  вычислени  которого соединен с входами разрешени  записи регистра подкоренного значени , регистра итерации, регистра показател  степени, регистра показател  корн  и входом сброса регистра аргумента, вход разрешени  сдвига которого соединен с выходом схемы сравнени , первый вход которой соединен с выходом сумматора, второй вход схемы сравнени  соединен с выходом регистра подкоренного значени , первый и второй информационные входы которого соединены с выходами регистра итерации и входом подкоренного значени  устройства соответственно, вход управлени  записью по первому и второму информационным входам ревход которого соединен с выходом признака извлечени  корн  дешифратора режима, второй вход второго элемента И соединен с выходом управлени  ресеймом блока управлени , тактовый вы- ход которого соединен с входом шифра- тора номера такта, выход которого соединен с управл ющим выходом перво- го коммутатора, выход которого сое- Д с первым информационным входом сумматор:а, второй информационный вход которого соединен с выходом ре- гистра итерации, вход разрешени  за- писи которого соединен с выходом эле15

   мента ИЛИ, второй вход которого соединен с выходом первого элемента И, входы установки в начальное состо ние запуска и числа тактов блока управлени   вл ютс  одноименными входа ми устройства, входы задани  режима извлечени  корн  и возведени  в степень блока управлени  соединены с соответствующими выходами дешифратора режима, вход которого  вл етс  входом задани  режима устройства, выход значени  корн  устройства соединен с выходом схемы сравнени , вхо аргумента устройства подключен к информационному входу регистра аргумен та, выход результата возведени  в степень устройства соединен с вьгходо регистра итерации, причем блок управлени  содержит триггер запуска, триггер режима, регистр тактов, дешифратор тактов, коммутатор, элемент И, элемент ИЛИ, элемент И-НЕ и генератор тактовых импульсов, причем вход числа тактов блока управле- I НИН соединен с входом дешифратора

   тактов, вход которого соединен с управл ющим входом коммутатора, информационные входы которого соединены

   с выходами разр дов регистра тактов с тактовым выходом блока управлени  и входами элемента И-НЕ, выход которого соединен с последовательным информационным входом регистра тактов.

   0 5

   0

   0

   5

   12016

   вход сброса которого соединен с выходом триггера запуска и выходом разрешени  вычислений блока управлени , вход установки в начальное состо ние которого соединен с входом сброса триггера установки, I и К входы которого соединены соответственно с входом запуска блока управлени  и выходом коммутатора, входы кодов операций извлечени  корн  и возведени  в степень блока управлени  соединены соот-- ветственно с входами сброса триггера режима и первым входом элемента ИЛИ блока управлени , второй вход которого со,единен с выходом элемента И блока управлени , первый инверсный и второй входы которого соединены с вхо- дом кода операции извлечени  корн  блока управлени  и входом установки в начальное положение блока управле-, ни  соответственно, выход триггера режима  вл етс  выходом управлени  режимом блока управлени , инверсный выход триггера режима соединен с информационным входом этого триггера,

   .а инверсный синхронизирующий вход сое- соединен с выходом коммутатора, выход генератора тактовых импульсов соеди нен с синхронизирующими входами регистра показател  степени, ре1истра показател  корн , регистра аргумента, , регистра промежуточного значени , регистра подкоренного значени  и регистра тактовых импульсов.

   19

   С

   2

   л

   J5

   55

   tЛ

   58

   J5

   Залуск

   60

   -;

   W

   «/

   /у--

   у/7/ У,

   2

   Ух

   о

   Ж

   -Ь

   с61

   40

   ТР

   Г

   61

   55

   Синхр

   39

   фигА