SU620975A1 - Реверсивный преобразователь двоичного кода в двоично-дес тичный - Google Patents

Description

Предлагаемое устройство относитс  к области цифровой вычислительной техники и может быть использовано при построении встроенных и автономных преобразователей двоичных чисел в двоичнодес тичные и обратно.

Известно устройство дл  преобразовани  двоичного кода в двоично-дес тичный и обратно, содержащее регистр, шифратор двоичных эквивалентов сумматор, счегчик цифр, тактовый и разр дный распределители rii.

Наиболее близким к предложенному устройству  вл етс  реверсивный преобразователь двоичного кода в двоично-дес тичный , содержащий регистр, щифратор двоичных эквивалентов, сумматор, первый и второй входы которого соединены с выходами регистра и шифратора двоичных эквивалентов соответственно, а выход с входом регистра, последовательно соединенные генератор импульсов, тактовый к разр дный распределители, триггер знака , счётчик цифр и блок управлени , причем информационный вход шифратора двсн

ичных эквивалентов соединен с выходом разр дного распределител , а первый, второй и третий выходы распределител  тактов соединены с. соответствующими входакш блока управлени  2j.

Недостаток .известных устройств - от- носительно невысокое быстродействие.

Дл  увеличени  быстродействи  в предлагаемом устройстве шифратор двоичных эквивалентов выполнен управл емым,управл ю щие входы которого соединены с первым и вторым выходами тактового распредвлител ,вди ничный выход триггера знака соединен с четвертым входом блока управлени  и с управл ющим входом сумматора, выход переполнени  которого соединен с п и тым Еходом блока управлени , нулевой выход триггера знака соединен с щестым входом блока управлени , первый и второй выходы которого соединены с тактовым и сбросовым входами счетчика цифр соответственно, а третий выход соединен с управл ющим входом регистра, выход счетчика цифр сое;шнен с седьмым входом блока управлени . На чертеже изображена бпок-схема предпоженного устройства, Реверсивный преобразоватепь содержит регистр 1, шифратор 2 двоичных эквивалентов, сумматор 3, первые и вторые входы слагаемых которого соединены с выходами регистра 1 и шифратора 2 двоичных эквивалентов соответственно, гене ратор 4 импульсов,тактовый 5 и разр дный 6 распредепигепи, триггер 7 знака, счет чик 8 цифр и бпок 9 управпени . Информационные входы шифратора 2 двоичных эквивалентов соединены с выходом разр дного распредепигеп  6, а управл ющие входы - с первым и вторым выходами тактового распределигеп  5. Первый, BTO рой и третий выходы поспеднего соединены с соответствующими входами бпока 9 управпени . Первый и второй выходы бпока 9 управпени  соединены соответс венно с тактовым и сбросовым входами счетчика 8 цифр, а третий выход соединен с управл ющим входом регистра 1. Единичный выход триггера 7 знака соединен с четвертым входом бпока 9 управпени  и с управл ющим входом су мм а т ора 3, который осуществл ет сложение параллельных чисел и выход переполнений которого соединен с п тым входом блока 9 управлени , С шестым входом блока управлени  соединен нулевой выход триггера знака. Выход счетчика 8 цифр соединен с седьмым входом бпока управпени . Число разр дов сумматора 3 и регистра 1 должно соответствовать чиспу двоич

ных разр дов преобразуемого числа.

Предлагаемый преобразователь работае следующим образом.

При подаче сигналов от разр дного распредели теп  6 на первый информацио№ ный вход и от тактового распределител  5 на первый вход управлени  шифратора 2 двоичных эквивалентов на его выходе формируетс  соответствующий информационному входу двоичный эквивалент чиспа Ю . При подаче сигнала на втэрой вход управлени  шифратора 2 эквивалент на выходе сдвигаетс  влево на один разр д , преобрега  вид (-2 10 ) Тактовый распределитель S формирует шесть тактовых импульсов, необходимых дл  преобразовани  кода одного дес тичного разр да. Каждый цикл тактового распределител  5 сдвигает разр дный распределитель 6 на один шаг. Число тактов распределител  6 соответствует числу дес тичных разр дов преобразуемого чиспа, Генератор 4, тактовый распределитель 5

пр мого преобразовани , соответствующее двоично-дес тичному коду преобразуемого дес тичного разр да. При этом заданное число удвоенных и нормальных эквивалентов суммируетс  в предварительно очищенном регистре 1, образу  в конце цикла двоичный код преобразованного числа.

В режиме пр мого преобразовани  триггер 7 знака устанавливаетс  в состо ние при этом на весь цикл преобразовани  открываетс  четвертый вход блока 9 управлени , и на управл ющий Bxofl сумматора 3 посто нно подаетс  дл  получени  дополнительного кода.

Исходное состо ние тактового распределител  5 - щестой такт,, а разр дного распределител  6 - состо ние юЧ ТакTOBbifi распределитель 5 по второму выходу блока 9 управлени  устанавливает счетчик 8 цифр в состо ние О, а в регистр 1 вводитс  двоичный код преобразуемого числа (на чертеже устройство ввода не показано). и разр дный распределитель 6 образуют псюледовательную цепочку, задающую цикл преобразовани . Триггер 7 знака предназначен дл  реверсировани  преобразозани . В режиме пр мого преобразовани  входными двоичного кода служат единичные входы регистра 1, в режиме обратного преобразовани  двоичный код числа считыва етс  с нулевых вььходов регистра. Выходные шины счетчика 8 цифр служат дл  вывода очерёдной двоично-дес тичной тетрады в пр мом преобразовании, нулевые входные щины этого же счетчика служат дл  ввода очередной двоично-дес тичной тетрады числа при обратном преобразовании . В режиме пр мого преобразовани  число в двоичном коде в течение четырех тактов последовательно сравниваетс  с удвоенным значением, а в п том такте с нормальным значением кода двоичного эквивалента дес тичного числа, начина  со старшего дес тичного эквивалента (-10 ). При получении положительной разности эквиваленты вычитаютс  или из преобразуемого числа, или. 1и промежуточной разности преды/ргщего вычитани , при этом подсчитываетс  число вычтенных удвоенных (-2-10) и нормальных значений эквивалентов (-10 ), которое и служит двоично-дес тичным кодом каждой тетрады дес тичного числа. В режиме обратного преобразовани  имитируетс  необ ходимое число тактов

В первом такте тактового распределител  5 по второму входу управлени  включаетс  шифратор 2  а выдачу удвоенного эквивалента (-2-10) в обратном коде на второй вход сумматора 3, В сумматоре обратный код преобразуетс , D допш1нительный, благодар  единице на входе управлени .

Если разность ( V -2-10 ); О, где N - преобразуемый двоичный код, то с выхода переполнени  сумматора 3 через первый выход блока 9 управлени  в счетчик 8 цифр производитс  запись числа 2, а через третий выход в ре гистр 1 записываетс  разность (М-2 10). Если ( W- 2 . 10 ). О, то иа выходе переполнени  сумматора 3 отсутствует 1, и операции вычитани , записи и перезаписи числа не пршавод тс , В течение четырех тактов должна повтор тьс  операци  получени  положительной разности, в п том такте число в регист ре 1 сравниваетс  с нормальным значением эквивалента, и в случае его вычитани  разность также записываетс  в регистр 1, а в счетчик 8 ци4 записываетс  . Шестым тактом двоично-дес тичный код старшего дес тичного разр да выводитс  из счетчика 8 цифр, который после этого сбрасываетс  в О, В конце шестого такта разр дный распре делитель 6 переходит в состо ние Ю и цикл преобразовани  нового дес тичного разр да продолжаетс . Процесс преобразовани  заканчиваетс  на шестом такте тактового распределител  5 после установки разр дного распределител  6 в состо ние 10 .

В режиме обратного преобразовани  триггер 7 знака устанавливаетс  в состо ние О, открывает шестой вход блока 9 управлени  и запирает его чет вертый вход и управл ющий вход сумматора 3. На весь цикл преобразовани  в блоке 9 управлени  иммитируетс  переполнени  сумматора 3.

В течение первых четырех тактов так тового распределител  5 импульсы поступают через первый и третий входы блока 9 управлени  на тактовый вход счетчика 8 цифр и управл ющий вход

регистра 1. Так как в счетчик 8 цифр , число введено в инверсном коде, то дл  его заполнени  необходимо такое число импульсов, которое соответствует числу просуммированных сумматором 3 и запи- caifflbix в регистр 1 удвоенных эквивалентов (-2-10 ). При заполнении счетчика 8 цифр сигналом на седьмом входе блока 9 управлени  прекраишетчг  подача И1ипульсоБ на управл к шнй вход регистра 1 и на тактовы1Т: вход счетчика. 8 цифр.

В п том такте сшм.ал с тактового распределител  5 отк).ЫЕа;г первый вход управлени  шифратора 2, к значение эк вивгшента (-10 ) поступает на второй вход сумматора 3.

Если при вводе числа в 1/1падший разр д счетчика 8 цифр триггер 7 знака был установлен на О, то в блоке 9 управлени  будет открыт третий выход дл  прохождени  сигнала на управл ющий регистра 1, Этим же сигналом Б 8 цифр записываетс  1.

В регистр 1 записываетс  сумма чисел , котора  хранилась в регистре, с нормальным эквивалентов {-10 ) Нестым тактом тактового распределител  5 разр днь й распределитель 6 сдвигаетс  на один шаг в положение 1О -, и в счетчик 8 цифр вводитс  следующа  тетрда преобразуемого числа. Далее процесс преобразовани  числа повтор етс , при этом к двоичному числу добавл ютс  эквиваленты (-10 ) и { -2-10 ).

По окончании преобразовани  шестым тактом тактового распределител  5 пре-. образованное число в двоичном коде считываетс  с нулевых выходов регистра

В режиме пр мого преобразовани  от рицательные числа ввод тс  в регистр 1 в дополнительном коде. Знаковый разр д преобразуемого числа может вводитьс  в преобразователь в виде старшего разр да или по отдельным каналам в специальный триггер на чертеже не показано ).

В преобразователе предусмотрена возможность многократного контрол  процессса преобразовани  на любых его этапах путем реверсировани  преобразовани  в конце каждого п того такта тактового распределител  5, Дл  этого достаточно триггер 7 знака установить в противоположное положение. Контроль процесса преобразовани  значительно повьииает достоверность преобразовани : при вводе информации с пультов вычислительных устройств на систему индикации может поступать код обратного преобразовани , что позвол ет оператору не только визуально контролировать, но и вносить поправки в свои действи  по одним и тем же каналам преобразовани .

Быстродействие предложенного преобразовател  может быть повьшле о за счет включени  его в асинхронный режим, при котором при О переноса на любом из первых тактов тактового распределител  5 он может быть установлен сразу в положение 6, мину  все промежуточные положени . При большом числе разр дов преобразуемого числа шифратор двоичных эквивалентов Целесообразно упростить. Практически его можно свести к схеме получени  старшего двоичного эквивалента 10 . Дл  этого каждый разр д регист ра 1 должен быть соединен через отпирае мый. вентиль со входами 2 первого и второго разр да сумматора 3. Использование предлагаемого преобра зовател  позволит в несколько раз повысить скорость преобразовани . Формула из обре те ни Реверсивный преобразователь двоичного кода в двоично-дес тичный, содержа-; щий регистр, шифратор двоичных эквивалентов , сумматор, первый и второй входы которого соединены с выходами регистра и шифратора двоичных эквивалентов cooi ветственно, а выход - уС входом регистр последовательно соединённые генератор импульсов,, тактовый и разр дный распределители , триггер знака, счетчик цифр и .блок управлени , причем информационный вход .шифратора двоичных эквивалентов соединен с выходом разр дного раопределител  а первый, второй и третий выходы распределител , тактов соединены с соответствующими входами блока управ лени , отличающийс  тем, что, с целью увеличени  быстродействи , в нем шифратор двоичных эквивалентов выполнен управл емым, управл ющие входы которого соединены с первым и выходами тактового распределител , единичный выход триггера знака соединен с четвертым входом блока управлени  и с управл ющим входом сумматора, выход переполнени  которого соединен с п тым входом блока управлени , нулевой выход триггера знака соединен с шестым входом блока управлени , первый и второй выходы которого соединены с тактовым и сбросовым входами счетчика цифр соот ветственно, а третий выход соединен с управл ющим входом регистра, выход счет чика цифр соединен с седьмым входом блока управлени . Источники информации, прин тые во внимание при экспертизе: 1.Авторское свидетельство СССР № 331382, кл. ( 06 Р 5/02,07.07.69. 2.Песчанский Б. И. и др. Устройства цифровой индикации перемещений в АСПУ. Сб, Агрегатное построение унифидировавных систем программного управлени  машинами , /Наука, М., 1973, с. За-4О, рис, 2.